Xilinx的UCF培训资料
2012-9-5 23:25
- FPGA论坛
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很有好处，谢谢
MIg生成ddr2时序约束问题
2015-11-2 18:32
- FPGA论坛
- 38
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23# piandhai
你好，刚刚看到了你的工程对应的约束写法，我觉得NET "u_ddr2_infrastructure/sys_clk_ibu ...
22# piandhai
您好！有您的帮助真的很高兴！我们实验室太缺少有经验的人了，所以很高兴与您交流。言归正 ...
20# piandhai
piandhai:
您好！根据您的分析，我基本上理解了，但是按照您做的约束更改，还是会出现以前 ...
18# piandhai
piandhai:
真心感谢您的帮助！正如您所说，我是想采用自动生成的设计例子，由于行不通所以 ...
15# GoldSunMonkey
Win7的哈
13# piandhai
对，您说的很对，我现在刚接触时序约束不久，有些地方不是很熟悉。 想深入的请教一下高手： ...
10# 水畔天蓝
是的，只要是因为时序约束没有做好，在chipscope中观察到输入数据基本是正常的，但输出数 ...
8# GoldSunMonkey 我用的是V5的芯片，前面的帖子上也提到了直接用所遇到的问题，如果你能帮我解决上面的 ...
6# GoldSunMonkey 使用的是MIG3.61的，采用的是sys_clk_p和sys_clk_n这对差分时钟作为FPGA的输入时钟控制 ...
水畔天蓝：
很高兴你的回答！我使用的是sys_clk_p和sys_clk_n双端输入时钟，现在正纠结于怎样对FPGA输入时 ...
你好，我是用的V5110t的，还要请教您如何修改？谢谢！
DDR2读数据问题
2012-9-7 09:45
- FPGA论坛
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rd_data_valid出现非正常状态主要是因为MIG3.6生成的状态控制单元（Ctrl）中有几个信号出现非正常状况，导 ...
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