stm32 霸道驱动OV7725 摄像头

只看该作者 · 2018-10-31 20:13

FIFO 读写时序
STM32F4 系列的控制器主频高、一般会扩展外部 SRAM、 SDRAM 等存储器，且具有DCMI 外设，可以直接根据 VGA 时序接收并存储摄像头输出的图像数据；而 STM32F1 系列的控制器一般主频较低、为节省成本可能不扩展 SRAM 存储器，而且不具 DCMI 外设，难以直接接收和存储 OV7725 图像传感器输出的数据。

只看该作者 · 2018-10-31 20:14

为了解决上述问题，针对类似 STM32F1 或更低级的控制器，添加了一个型号为 AL422B 的 FIFO，用于缓冲数据。 AL422B 的本质是一种 RAM 存储器，见图，它的容量大小为 393216 字节，支持同时写入和读出数据，这正是专门用于 FIFO 缓冲功能而设计的，关于它的详细说明可查阅《AL422_datasheet》文档。

只看该作者 · 2018-10-31 20:17

由于 AL422B 支持同时写入和读出数据，所以它的输入和输出的控制信号线都是互相独立的。写入和读出数据的时序类似，跟 VGA 的像素输出时序一致

只看该作者 · 2018-10-31 20:18

写 FIFO时序

只看该作者 · 2018-10-31 20:18

在写时序中，当 WE 管脚为低电平时， FIFO 写入处于使能状态，随着读时钟 WCK 的
运转， DI[0:7]表示的数据将会就会按地址递增的方式存入 FIFO；当 WE 管脚为高电平时，
关闭输入， DI[0:7]的数据不会被写入 FIFO。
在控制写入数据时，一般会先控制写指针作一个复位操作：把 WRST 设置为低电平，
写指针会复位到 FIFO 的 0 地址，然后 FIFO 接收到的数据会从该地址开始按自增的方式写
入

只看该作者 · 2018-10-31 20:20

读 FIFO 时序

只看该作者 · 2018-10-31 20:21

FIFO 的读时序类似，不过读使能由两个引脚共同控制，即 OE 和 RE 引脚均为低电平时，输出处于使能状态，随着读时钟 RCK 的运转，在数据输出管脚 DO[0:7]就会按地址递增的方式输出数据。
类似地，在控制读出数据时，一般会先控制读指针作一个复位操作：把 RRST 设置为低电平，读指针会复位到 FIFO 的 0 地址，然后 FIFO 数据从该地址开始按自增的方式输出。

只看该作者 · 2018-10-31 20:23

摄像头采集数据的过程如下：
(1) 利用 SIO_C、 SIO_D 引脚通过 SCCB 协议向 OV7725 的寄存器写入初始化配置；
(2) 初始化完成后， OV7725 传感器会使用 VGA 时序输出图像数据，它的 VSYNC 会
首先输出帧有效信号（低电平跳变），当外部的控制器（如 STM32）检测到该信
号时，把 WEN 引脚设置为高电平，并且使用 WRST 引脚复位 FIFO 的写指针到 0
地址；
(3) 随着 OV7725 继续按 VGA 时序输出图像数据，它在传输每行有效数据时， HREF
引脚都会持续输出高电平，由于 WEN 和 HREF 同时为高电平输入至与非门，使
得其连接到 FIFO WE 引脚的输出为低电平，允许向 FIFO 写入数据，所以在这期
间， OV7725 通过它的 PCLK 和 D[0:7]信号线把图像数据存储到 FIFO 中，由于前
面复位了写指针，所以图像数据是从 FIFO 的 0 地址开始记录的；
(4) 各行图像数据持续传输至 FIFO，受 HREF 控制的 WE 引脚确保了写入到 FIFO 中
的都是有效的图像数据， OV7725 输出完一帧数据时， VSYNC 会再次输出帧有效
信号，表示一帧图像已输出完成；
(5) 控制器检测到上述 VSYNC 信号后，可知 FIFO 中已存储好一帧图像数据，这时控
制 WEN 引脚为低电平，使得 FIFO 禁止写入，防止 OV7725 持续输出的下一帧数
据覆盖当前 FIFO 数据；
(6) 控制器使用 RRST 复位读指针到 FIFO 的 0 地址，然后通过 FIFO 的 RCLK 和
DO[0:7]引脚，从 0 地址开始把 FIFO 缓存的整帧图像数据读取出来。在这期间，
OV7725 是持续输出它采集到的图像数据的，但由于禁止写入 FIFO，这些数据被
丢弃了；
(7) 控制器使用 WRST 复位写指针到 FIFO 的 0 地址，然后等待新的 VSYNC 有效信
号到来，检测到后把 WEN 引脚设置为高电平，恢复 OV7725 向 FIFO 的写入权限，
OV7725 输出的新一帧图像数据会被写入到 FIFO 的 0 地址中，重复上述过程。