52mcu 发表于 2008-1-15 19:29

vhdl菜鸟的初问

<br /><br /><br />请高手用自然语言翻译一下面的vhdl语句,特别是&nbsp;(OTHERS=&gt'0');&nbsp;如何理解????&nbsp;&nbsp;手头上的书也没有关于OTHERS=&gt的解释.<br />语句Count1&nbsp;:=&nbsp;(OTHERS=&gt'0');和语句Count1&nbsp;:='0';&nbsp;有啥不同??<br /><br />IF(&nbsp;Count1&gt&quot;1111100110&quot;&nbsp;)&nbsp;THEN&nbsp;&nbsp;Count1&nbsp;:=&nbsp;(OTHERS=&gt'0');<br />ELSE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Count1&nbsp;:=&nbsp;Count1&nbsp;+&nbsp;1;<br />END&nbsp;IF;<br />

awey 发表于 2008-1-15 20:19

最好学Verilog HDL语言，更大众化点

alice84 发表于 2008-1-15 20:27

Verilog HDL语言不是VHDL吗

phoenixmy 发表于 2008-1-15 20:44

应该不是吧

awey 发表于 2008-1-15 21:46

Verilog HDL语言与VHDL语言不同

Verilog&nbsp;HDL语言的语法结构与C语言很接近。

风中De舞者 发表于 2008-1-16 08:54

OTHERS=>'0'的意思是其他各位全赋0值

Count1&nbsp;:=&nbsp;(OTHERS=&gt'0');和语句Count1&nbsp;:='0';<br /><br />Count1:=(OTHERS=&gt'0');用在COUNT1是多位的情况下&nbsp;&nbsp;每一位都赋0值<br />Count1&nbsp;:='0'只能用在COUNT1是1位的情况下&nbsp;&nbsp;否则就是错的

GUSTO 发表于 2008-1-16 21:56

..

<br />任何一本书都有讲啊。看软件帮助里也有。.<br /><br />还有。.本论坛确实应该搞个&nbsp;HDL专业分坛子了.

yuhongwei 发表于 2008-11-21 18:09

..

vhdl&nbsp;和Verilog&nbsp;<br />是两种硬件描述与语言。vhdl语法更为严谨适合系统及而Verilog&nbsp;语法较为宽松适合硬件集成
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