P5652（A10）核心板用户手册及使用说明
一、 开发板简介1.1 产品简介MP5652（A10）核心板采用Intel公司Arria-10 GX系列的10AX027H4F34I3SG作为主控制器，核心板采用4个0.5mm间距120Pin 镀金连接器与母板连接，核心板四个脚放置了4个3.5mm固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境下稳定运行。这款MP5652核心板能够方便用户对核心板的二次开发利用。核心板使用Intel的Arria-10 GX芯片的解决方案，在FPGA 芯片的HP 端口上挂载了4片DDR4存储芯片，每片DDR4 容量高达4Gb（256Mb x 16） 字节，每片16bit组成64bit 位的数据位宽。1片1GB 的QSPI FLASH 芯片用来静态存储FPGA 芯片的配置文件或者其它用户数据。整个开发系统的结构示意图如下图所示：通过以上示意图，我们可以看到，我们这个核心板开发平台所能含有的接口和功能。这款核心板的4个板对板连接器扩展出了244个IO，其中BANK2A、BANK2K、BANK2J、BANK3D的全部IO的电平可以通过更换核心板上的磁珠来修改，满足用户对+1.8V、+1.2V电平接口的需求，默认+1.8V；BANK2J的全部IO的电平也可以通过更换核心板上的磁珠来修改，满足用户对+3.0V、+2.5V、+1.8、+1.2V电平接口的需求，默认+3.0V；另外核心板也扩展出了16对高速收发器17.4 Gbps Transceiver接口。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，同一个BANK管脚到连接器接口之间走线做了等长和差分处理，对于二次开发来说，非常适合。1.2 产品规格
MP5652核心板规格
FPGA主控制器10AX027H4F34I3SG
DDR4162Gb
QSPI FLASH1GB
启动方式JTAG/QSPI FLASH
用户RESET高电平复位
IO数量244个（全部BANK电平可调）
GTX接口数量4个BANK、TX/RX共16对
工作电压/最大电流5—12V/5A
核心板尺寸、工艺85Í65mm、沉金工艺
与底板扣接高度3mm
工作温度-40°C~+85°C
1.3产品外观
MP5652核心板正面照片
1.4产品结构尺寸图核心板结构尺寸图：65(mm)x85(mm)， PCB：14 层。MP5650核心板尺寸图
二、 MP5652核心板使用手册详细介绍2.1 FPGA芯片核心板使用的是Intel公司的Arria-10 GX芯片，芯片型号可选10AX027H4F34I3SG。速度等级为3，温度等级为工业级。此型号为FFG1152封装，1152个引脚，引脚间距为1.0mm。Intel Arria-10 GX FPGA的芯片命名规则如下图2-1所示：图2-1 Arria-10 GX系列芯片命名规则
Arria-10 GX 10AX027H4F34I3SG的主要参数表
名称详细参数
Pin(I/O)1152
Logic Elements (LE) (K)270
ALM101,620
Register406,480
Memory M20K (Kb)15,000
DSP Block830
18 x 19 Multiplier1660
Transceiver124个, 17.4 Gbps
GPIO384
LVDS Pair168
速度等级(Speed Grade)-3 (Mid)
温度等级(Temperature Grade)I (工业级)
2.2 DDR4 SDRAMMP5652开发板上配有四片Micron Technology 的4 Gb的DDR4芯片,型号为EDY4016AABG-DR-F-D。每片DDR4 SDRAM数据位宽为16 bit，共组成64 bit的数据总线宽度。因为4片DDR4芯片连接到FPGA的BANK3B、BANK3C、BANK3D的接口上，DDR43 SDRAM的最高运行速度可达1200 MHz(数据速率2400 Mbps)。DDR4的具体配置如下表2-2-1所示。表2-2-1 DDR4配置
位号芯片型号容量厂家
U3,U4,U5,U6EDY4016AABG-DR-F-D256Mb Í 16bitMicron Technology
核心板的DDR4的接口的设计示意图如下图所示：
核心板采用高速布线，DDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保DDR4 稳定工作。核心板的4片DDR4实物如下图所示：
4 片 DDR4 管脚分配配置如下 2-2-2 所示。
DDR3信号名称FPGA 管脚名称FPGA 管脚位号
DDR4_A0IO_3B_43_AD4/LVDS3B_3N/DQ48AD4
DDR4_A1IO_3B_12_AH3/LVDS3B_18P/DQ53AH3
DDR4_A10IO_3B_39_AB5/LVDS3B_5N/DQ49AB5
DDR4_A11IO_3B_37_AC5/LVDS3B_6N/DQ49AC5
DDR4_A12IO_3B_19_AF3/PLL_3B_CLKOUT0N/LVDS3B_15N/DQ52AF3
DDR4_A13IO_3B_27_AE7/LVDS3B_11N/DQ51AE7
DDR4_A14_WE_BIO_3B_47_AB11/LVDS3B_1N/DQ48AB11
DDR4_A15_CAS_BIO_3B_28_AC8/PLL_3B_CLKOUT1P,PLL_3B_CLKOUT1,PLL_3B_FB1/LVDS3B_10P/DQS51AC8
DDR4_A16_RAS_BIO_3B_38_AB6/LVDS3B_5P/DQ49AB6
DDR4_A2IO_3B_41_AB7/LVDS3B_4N/DQSN49AB7
DDR4_A3IO_3B_20_AG5/LVDS3B_14P/DQS52AG5
DDR4_A4IO_3B_17_AE1/LVDS3B_16N/DQSN53AE1
DDR4_A5IO_3B_7_AH4/LVDS3B_21N/DQ54AH4
DDR4_A6IO_3B_9_AH2/LVDS3B_20N/DQSN54AH2
DDR4_A7IO_3B_18_AF4/PLL_3B_CLKOUT0P,PLL_3B_CLKOUT0,PLL_3B_FB0/LVDS3B_15P/DQ52AF4
DDR4_A8IO_3B_40_AB8/LVDS3B_4P/DQS49AB8
DDR4_A9IO_3B_21_AF5/LVDS3B_14N/DQSN52AF5
DDR4_ACT_BIO_3B_14_AG6/LVDS3B_17P/DQ53AG6
DDR4_ALERT_BIO_3B_15_AF6/LVDS3B_17N/DQ53AF6
DDR4_BA0IO_3B_42_AE4/LVDS3B_3P/DQ48AE4
DDR4_BA1IO_3B_5_AK3/LVDS3B_22N/DQSN55AK3
DDR4_BG0IO_3B_29_AD9/PLL_3B_CLKOUT1N/LVDS3B_10N/DQSN51AD9
DDR4_CK_CIO_3B_33_AD6/LVDS3B_8N/DQSN50AD6
DDR4_CK_TIO_3B_32_AD5/LVDS3B_8P/DQS50AD5
DDR4_CKEIO_3B_46_AB10/LVDS3B_1P/DQ48AB10
DDR4_CS_BIO_3B_4_AK4/LVDS3B_22P/DQS55AK4
DDR4_DM0IO_3A_24_AJ9/CLK_3A_1P/LVDS3A_12P/DQ59AJ9
DDR4_DM1IO_3A_10_AP5/LVDS3A_19P/DQ62AP5
DDR4_DM2IO_3A_21_AK6/LVDS3A_14N/DQSN60AK6
DDR4_DM3IO_3A_37_AE11/LVDS3A_6N/DQ57AE11
DDR4_DM4IO_3C_24_W1/CLK_3C_1P/LVDS3C_12P/DQ43W1
DDR4_DM5IO_3C_12_AA5/LVDS3C_18P/DQ45AA5
DDR4_DM6IO_3C_21_Y9/LVDS3C_14N/DQSN44Y9
DDR4_DM7IO_3C_37_V4/LVDS3C_6N/DQ41V4
DDR4_DQ0IO_3A_2_AL9/LVDS3A_23P/DQ63AL9
DDR4_DQ1IO_3A_8_AP7/LVDS3A_20P/DQS62AP7
DDR4_DQ10IO_3A_14_AM6/LVDS3A_17P/DQ61AM6
DDR4_DQ11IO_3A_20_AL6/LVDS3A_14P/DQS60AL6
DDR4_DQ12IO_3A_12_AP4/LVDS3A_18P/DQ61AP4
DDR4_DQ13IO_3A_15_AM5/LVDS3A_17N/DQ61AM5
DDR4_DQ14IO_3A_13_AN4/LVDS3A_18N/DQ61AN4
DDR4_DQ15IO_3A_19_AL3/PLL_3A_CLKOUT0N/LVDS3A_15N/DQ60AL3
DDR4_DQ16IO_3A_27_AJ6/LVDS3A_11N/DQ59AJ6
DDR4_DQ17IO_3A_30_AK7/LVDS3A_9P/DQ58AK7
DDR4_DQ18IO_3A_29_AH5/PLL_3A_CLKOUT1N/LVDS3A_10N/DQSN59AH5
DDR4_DQ19IO_3A_34_AH8/LVDS3A_7P/DQ58AH8
DDR4_DQ2IO_3A_0_AN7/LVDS3A_24P/DQ63AN7
DDR4_DQ20IO_3A_28_AJ5/PLL_3A_CLKOUT1P,PLL_3A_CLKOUT1,PLL_3A_FB1/LVDS3A_10P/DQS59AJ5
DDR4_DQ21IO_3A_31_AK8/LVDS3A_9N/DQ58AK8
DDR4_DQ22IO_3A_35_AG8/LVDS3A_7N/DQ58AG8
DDR4_DQ23IO_3A_36_AE12/LVDS3A_6P/DQ57AE12
DDR4_DQ24IO_3A_38_AF11/LVDS3A_5P/DQ57AF11
DDR4_DQ25IO_3A_45_AE8/LVDS3A_2N/DQSN56AE8
DDR4_DQ26IO_3A_47_AE9/LVDS3A_1N/DQ56AE9
DDR4_DQ27IO_3A_43_AH9/LVDS3A_3N/DQ56AH9
DDR4_DQ28IO_3A_39_AG11/LVDS3A_5N/DQ57AG11
DDR4_DQ29IO_3A_44_AF8/LVDS3A_2P/DQS56AF8
DDR4_DQ3IO_3A_9_AP6/LVDS3A_20N/DQSN62AP6
DDR4_DQ30IO_3A_46_AF9/LVDS3A_1P/DQ56AF9
DDR4_DQ31IO_3A_42_AH10/LVDS3A_3P/DQ56AH10
DDR4_DQ32IO_3C_2_Y1/LVDS3C_23P/DQ47Y1
DDR4_DQ33IO_3C_11_Y4/LVDS3C_19N/DQ46Y4
DDR4_DQ34IO_3C_0_AB1/LVDS3C_24P/DQ47AB1
DDR4_DQ35IO_3C_6_AB2/LVDS3C_21P/DQ46AB2
DDR4_DQ36IO_3C_3_Y2/LVDS3C_23N/DQ47Y2
DDR4_DQ37IO_3C_7_AB3/LVDS3C_21N/DQ46AB3
DDR4_DQ38IO_3C_1_AA1/LVDS3C_24N/DQ47AA1
DDR4_DQ39IO_3C_10_Y3/LVDS3C_19P/DQ46Y3
DDR4_DQ4IO_3A_3_AL8/LVDS3A_23N/DQ63AL8
DDR4_DQ40IO_3C_15_AA9/LVDS3C_17N/DQ45AA9
DDR4_DQ41IO_3C_18_W4/PLL_3C_CLKOUT0P,PLL_3C_CLKOUT0,PLL_3C_FB0/LVDS3C_15P/DQ44W4
DDR4_DQ42IO_3C_14_AA8/LVDS3C_17P/DQ45AA8
DDR4_DQ43IO_3C_17_W7/LVDS3C_16N/DQSN45W7
DDR4_DQ44IO_3C_16_W6/LVDS3C_16P/DQS45W6
DDR4_DQ45IO_3C_19_W5/PLL_3C_CLKOUT0N/LVDS3C_15N/DQ44W5
DDR4_DQ46IO_3C_13_AA6/LVDS3C_18N/DQ45AA6
DDR4_DQ47IO_3C_20_Y8/LVDS3C_14P/DQS44Y8
DDR4_DQ48IO_3C_30_U3/LVDS3C_9P/DQ42U3
DDR4_DQ49IO_3C_33_P1/LVDS3C_8N/DQSN42P1
DDR4_DQ5IO_3A_7_AM8/LVDS3A_21N/DQ62AM8
DDR4_DQ50IO_3C_27_U2/LVDS3C_11N/DQ43U2
DDR4_DQ51IO_3C_35_R2/LVDS3C_7N/DQ42R2
DDR4_DQ52IO_3C_32_R1/LVDS3C_8P/DQS42R1
DDR4_DQ53IO_3C_34_P2/LVDS3C_7P/DQ42P2
DDR4_DQ54IO_3C_31_V3/LVDS3C_9N/DQ42V3
DDR4_DQ55IO_3C_36_V5/LVDS3C_6P/DQ41V5
DDR4_DQ56IO_3C_44_P4/LVDS3C_2P/DQS40P4
DDR4_DQ57IO_3C_39_U5/LVDS3C_5N/DQ41U5
DDR4_DQ58IO_3C_45_P5/LVDS3C_2N/DQSN40P5
DDR4_DQ59IO_3C_38_U6/LVDS3C_5P/DQ41U6
DDR4_DQ6IO_3A_1_AM7/LVDS3A_24N/DQ63AM7
DDR4_DQ60IO_3C_43_R3/LVDS3C_3N/DQ40R3
DDR4_DQ61IO_3C_47_R4/LVDS3C_1N/DQ40R4
DDR4_DQ62IO_3C_42_T3/LVDS3C_3P/DQ40T3
DDR4_DQ63IO_3C_46_T4/LVDS3C_1P/DQ40T4
DDR4_DQ7IO_3A_6_AN8/LVDS3A_21P/DQ62AN8
DDR4_DQ8IO_3A_11_AN5/LVDS3A_19N/DQ62AN5
DDR4_DQ9IO_3A_18_AM3/PLL_3A_CLKOUT0P,PLL_3A_CLKOUT0,PLL_3A_FB0/LVDS3A_15P/DQ60AM3
DDR4_DQS0_CIO_3A_5_AN9/LVDS3A_22N/DQSN63AN9
DDR4_DQS0_TIO_3A_4_AP9/LVDS3A_22P/DQS63AP9
DDR4_DQS1_CIO_3A_17_AM2/LVDS3A_16N/DQSN61AM2
DDR4_DQS1_TIO_3A_16_AM1/LVDS3A_16P/DQS61AM1
DDR4_DQS2_CIO_3A_33_AG7/LVDS3A_8N/DQSN58AG7
DDR4_DQS2_TIO_3A_32_AH7/LVDS3A_8P/DQS58AH7
DDR4_DQS3_CIO_3A_41_AF10/LVDS3A_4N/DQSN57AF10
DDR4_DQS3_TIO_3A_40_AG10/LVDS3A_4P/DQS57AG10
DDR4_DQS4_CIO_3C_5_AC2/LVDS3C_22N/DQSN47AC2
DDR4_DQS4_TIO_3C_4_AC3/LVDS3C_22P/DQS47AC3
DDR4_DQS5_CIO_3C_9_AA4/LVDS3C_20N/DQSN46AA4
DDR4_DQS5_TIO_3C_8_AA3/LVDS3C_20P/DQS46AA3
DDR4_DQS6_CIO_3C_29_T1/PLL_3C_CLKOUT1N/LVDS3C_10N/DQSN43T1
DDR4_DQS6_TIO_3C_28_U1/PLL_3C_CLKOUT1P,PLL_3C_CLKOUT1,PLL_3C_FB1/LVDS3C_10P/DQS43U1
DDR4_DQS7_CIO_3C_41_T6/LVDS3C_4N/DQSN41T6
DDR4_DQS7_TIO_3C_40_T5/LVDS3C_4P/DQS41T5
DDR4_ODTIO_3B_10_AG1/LVDS3B_19P/DQ54AG1
DDR4_PARIO_3B_30_AC9/LVDS3B_9P/DQ50AC9
DDR4_RESET_BIO_3B_8_AJ1/LVDS3B_20P/DQS54AJ1
DDR4_TENIO_3B_16_AF1/LVDS3B_16P/DQS53AF1
2.3 FPGA BANK接口电平选择核心板上对外的BANK分别为BANK2A/2J/2K/3D, 这些BANK的IO均支持1.8V/1.2V两种电平可调，默认电平为1.8V。BANK2L, 这些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四种电平可调，默认电平为3.0V。如果需要更换电平，只需要更换对应位置磁珠即可实现调整,核心板BANK电平调节磁珠位置，如下表2-2-3所示。表2-2-3 BANK电平调节磁珠位号
FPGA BANK+3.0V+2.5V+1.8V+1.2V
BANK2A
L10L11
BANK2J
L12L9
BANK2K
L13L14
BANK3D
L15L16
BANK2LL5L6L7L8
2.4 QSPI Flash开发板配有一片1Gb大小的Quad-SPI Flash芯片，型号为MT25QU01GBBB8E12-0SIT，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中，它可以存储FPGA的配置Bin文件以及其它的用户数据文件。
Part NumberOrgTemperatureMaxClock (MHz)Package
MT25QU01GBBB8E12-0SIT1Gbit-40℃to +85℃108TBGA24
开发板的QSPI的设计示意图如下图所示：
QSPI Flash 管脚分配配置表如表 2-2-4 所示。表 2-2-4 QSPI Flash 管脚配置表
2.5 核心板时钟MP5652核心板为了准确适配不同用途的时钟频率，板载多个时钟源。其中包括100MHz的系统时钟源510KBA100M000BAG CMOS晶振，125MHz的Transceiver差分时钟源SiT9102晶振, 300 MHz的DDR4的外部差分时钟源SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。最后，为了缩短大容量FPGA芯片的下载配置时间，板卡还配有100MHz的初始化时钟源510KBA100M000BAG CMOS晶振，连接CLKUSR 引脚，用户可以配置使用该时钟，配合QSPI×4模式,从而大大提高FPGA的配置效率。2.5.1 FPGA 系统时钟源板上提供了一个单端100 MHz 的FPGA 系统时钟源，晶振输出连接到FPGA BANK3D 的全局时钟，这个全局时钟可以用来驱动FPGA 内的用户逻辑电路。该时钟源的原理图如下图所示。
系统时钟引脚分配：
信号名称FPGA 管脚位号
SYS_clkK6
2.5.2 Transceiver时钟核心板上为Transceiver收发器提供了125MHz的参考时钟。参考时钟连接到BANKGXBL1E。该时钟源的原理图如下图所示。
BANKGXBL1E时钟源FPGA引脚配置
信号名称FPGA管脚位号
REFCLK_GXBL1E_CHTP_1E_T28T28
REFCLK_GXBL1E_CHTN_1E_T27T27
2.5.3 DDR4外部时钟板上提供了一个300 MHz的DDR4的外部差分时钟源，型号为SiT9102晶振。SiT9102是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。该时钟源的原理图如下图所示。
DDR4时钟源FPGA引脚配置
信号名称FPGA管脚位号
IO_3B_22_AE2/CLK_3B_0P/LVDS3B_13PAE2
IO_3B_23_AE3/CLK_3B_0N/LVDS3B_13NAE3
2.5.3 初始化时钟核心板上还配有100MHz的初始化时钟源,型号为510KBA100M000BAG，输出电平为 CMOS，连接CLKUSR 引脚。该时钟源的原理图如下图所示。
初始化时钟源FPGA引脚配置
信号名称FPGA 管脚位号
A10_CVP_100MAK16
2.6 JTAG调试口MP5652核心板板载了一个6PIN的贴片JTAG下载调试接口，方便用户单独调试FPGA。核心板的JTAG接口连接示意如下图所示：
2.7 系统复位MP5652核心板支持上电复位，复位整个芯片，同时配合按键也为系统提供全局复位信号。通过按键U1实现全局复位，高电平复位。该管脚接在了BANK 3B的AJ4管脚上。
2.8 LED灯核心板上有4个红色LED灯，其中1个是DDR4参考电源指示灯，当DDR4参考电源供电正常后，LED指示灯会亮起。1个是电源指示灯(POWER LED)，上电成功电源指示灯会亮起。另外还有2个信号指示灯，与FPGA IO管脚直接相连，高电平灯亮。LED灯硬件连接的示意图如下图所示。
2.9 核心板电源核心板集成电源管理，+5—+12V电源输入通过TI 电源芯片LTM4628 分别产生0.9V和0.95V的两路电源，其中一路为FPGA的核心提供稳定的电源，另一路为Transceiver GXB的VCCRT提供稳定的电源，LTM4628输出电流高达8A，满足FPGA电流需求。+5—+12V电源输入通过TI 电源芯片LTM4622分别产生+1.2V、+1.8V、+2.5V、+3.0V电压，单片LTM4622有两路电源输出，所以需要2片LTM4622。LTM4622为FPGA其他电源、DRR4、晶振、FLASH等供电。+5V电压经过BL1117转换为3.3V直流，为3.3V晶振提供电压。另外电源上电顺序按官方时序要求进行了控制。核心板供电架构如下图所示：
电源分配如下表：
电源供电区域
+0.9VFPGA INT内核电压、VCCRAM
+0.95VCCRT、VCCRT GXB
ADJ_VCCIOFPGA BANK电压可调
+1.8VFPGA BANK电压、VCCPT、QSPI、晶振等
+1.2VDDR4、FPGA BANK电压
+2.5VDDR4、FPGA BANK电压
+3.0VFPGA BANK电压
+3.3V晶振
DDR_VTT0.6V
2.11 核心板启动方式核心板支持两种启动模式，分别是JTAG、QSPI Flash。默认为QSPI Flash启动。
2.12 连接器管脚定义核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J1~J4）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。其中J1连接JTAG和BANK2A,BANK2J的IO, J2连接BANK2A，BANK2L、BANK3A、BANK3B、BANK3C、BANK3D的IO，J3连接BANK2K和BANK2L的IO和+5V电源，J4连接GXB的收发器信号。
J1连接器的引脚分配（可添加老师微信要详细资料）
J2连接器的引脚分配（可添加老师微信要详细资料）
J3连接器的引脚分配（可添加老师微信要详细资料）
J4连接器的引脚分配一、 底板设计注意事项
3.1电源部分PCB设计
电源输入需要铺铜皮连接，打足够的过孔保证通电流能力，但电源电压较高，干扰较大，在保证通流的条件下不要让这个铜皮更大，以免干扰其他信号。GND管脚需要连接到地平面上，且一个地管脚需要打两个过孔，保证通流和充分连接。3.2高速接口布局走线3.2.1千兆以太网：与RJ45端连接的信号需要保持等长，RGMII接口的TX部分与RX部分需要单独保持等长。3.2.2 HDMI接口HDMI接口信号需要走差分，且差分之间需保持等长控制。3.2.3 其他高速接口依据接口规范控制。3.3 LVDS信号模组的BANK电平可以在+1.8V、+1.2V电平之间选择，默认为+1.8V电平。底板的LVDS信号走线需做差分/阻抗控制处理，并且差分之间保持等长。3.4 GXB信号走线GXB走线需要考虑的问题比较多，对于有疑问的用户可以联系客服接入技术支持。想了解核心板更多资料的，可以添加微信：MDYfpga003
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