Verilog基本语法之wire和reg
两者差别很大，完全不能取消。在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值；
但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。
两个共同具有性质：都能用于assign与always @模块表达式的右侧。
页:
[1]