gaochy1126 发表于 2025-9-28 17:32

Verilog的边沿检测


https://i0.hdslb.com/bfs/article/937bc597963c532eab4ed333cd3cb29bbab12b26.png@1192w.webp边沿检测的波形示意图
https://i0.hdslb.com/bfs/article/80048de9a5f1e27981e42622673bd7803338e6cd.png@1192w.webp
Verilog 设计过程边沿检测主要是使用寄存器对信号寄存然后根据2个时刻的值进行判断
https://i0.hdslb.com/bfs/article/1043e689969fffa306e0a597693579da8f076807.png@1192w.webpRTL试图经过综合后的电路图如上图所示，可以根据上升，或者下降沿的信号变化来进行判断。

ingramward 发表于 2025-9-28 19:02

内容还是非常丰富的                                 

wangdezhi 发表于 2025-9-28 19:03

谢谢你共享的资料!!                                 

backlugin 发表于 2025-9-28 19:03

资料够全的，多谢分享                                 

timfordlare 发表于 2025-9-28 19:04

以后学习就方便了                                 

uptown 发表于 2025-9-28 19:04

资料很实用，谢谢楼主！                                 

eefas 发表于 2025-9-28 19:05

资料很好。谢谢楼主！                                 

benjaminka 发表于 2025-9-28 19:05

以后多交流交流                  

bartonalfred 发表于 2025-9-28 19:06

楼主太好了，非常感谢            

loutin 发表于 2025-9-28 19:06

正准备学习的朋友推荐下载。                                 

youtome 发表于 2025-9-28 19:07

资料还是相当全面的，开发板也不错                                 

jkl21 发表于 2025-9-28 19:07

楼主太好了，非常感谢            

gaochy1126 发表于 2025-9-28 19:38

对于跨时钟域信号，必须通过两级触发器（打两拍）消除亚稳态风险，首拍用于同步，次拍用于边沿判断

gaochy1126 发表于 2025-9-28 19:39

基准时钟频率需至少为被检测信号最高频率的2倍，否则可能漏检快速变化的边沿

gaochy1126 发表于 2025-9-28 19:39

若输入信号频率可能高于系统时钟，需采用异步边沿检测         

gaochy1126 发表于 2025-9-28 19:39

针对按键等易抖动的信号，需结合消抖电路（如延时滤波）后再进行边沿检测

gaochy1126 发表于 2025-9-28 19:39

需验证信号在时钟沿附近跳变时的行为，尤其是建立/保持时间违例场景
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