21Embedded 发表于 2007-9-26 09:12

刚玩verilog编程，写条最简单的程序，却出现错误

LOOK～～请教<br />https://bbs.21ic.com/upfiles/img/20079/200792691212570.jpg

风中De舞者 发表于 2007-9-26 09:28

我晕 顶层实体没有定义

21Embedded 发表于 2007-9-26 09:56

我知道他的意思

但不知&nbsp;何叫顶层实体？<br />一向玩FPGA&nbsp;都是用&nbsp;画图的方式<br />玩了玩verilog，还真不知步骤，请指教<br />我的步骤是。。建项目，，建verilog文件，编程，编译，，出错<br />

风中De舞者 发表于 2007-9-26 11:20

顶层就是位于最高层的设计

你可能这个实验叫ABC&nbsp;&nbsp;其中三个文件A，B，C&nbsp;&nbsp;其中A和B是用语言写的然后生成的模块&nbsp;&nbsp;C是原理图把A和B连起来&nbsp;&nbsp;这样C就是顶层实体&nbsp;&nbsp;一般顶层实体的名字要和工程的名字相同

21Embedded 发表于 2007-9-26 11:35

多谢风中De舞者

继续实验实验

yuyuedl 发表于 2007-12-8 09:21

verilog文件名、项目名、模块名应该一致的呀

cuizj 发表于 2007-12-8 20:17

顶

qiya_s 发表于 2007-12-12 21:42

RE

顶层文件就是，你的&nbsp;最上层模块，一般和你的工程名字一致。

jumitoo 发表于 2007-12-14 12:44

名字的问题

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