两个难题！
小弟请教高手用verilog语言实现两个模块：<br />1 占空比，对输入信号进行可以可控调节的占空比调节，但是要求不改变信号的频率<br /><br />2延时，我自己用移位寄存器实现了一个延时可调的，但是我用的时钟是10个纳秒，延时步长是20个纳秒，不知道那样精确度能不能保证？如过用D触发器级联实现延时是不是更精确？<br />继续说明！
补充两点说明顺便定一哈<br /> 1个问题，就是说对输入信号可以实现任意占空比可调，但是不采用将高频信号分后那样的方法，期望的是输出的信号和原来输入信号频率一样，可以在FPGA里面实现的<br /> 2个问题，我的时钟周期最短是10ns，但是我延时的步长是20nm，如果用移位寄存器，延时如果是比较多的周期会不会出现问题！<br /> <br /> 跪求高人指点啊！等待高人出现
还在期待啊，怎么没有给于回答啊怎还是没有人回答啊
急着等啊，出现个达人啊等啊等啊~~
继续顶，不要沉下去阅读的人不少，就是没人回答
阅读的人不少，就是没人回答学习东西太难了，都要跪求了，呵呵
我见过最厉害的是这样描述的：<br /><br />冰天雪地**后滚翻720度跪求...... 。。<br /><br />高难度动作<br /><br />帮你顶顶～～～～
1个问题，就是说对输入信号可以实现任意占空比可调，但是不采用将高频信号分后那样的方法，期望的是输出的信号和原来输入信号频率一样，可以在FPGA里面实现的<br />2个问题，我的时钟周期最短是10ns，但是我延时的步长是20nm，如果用移位寄存器，延时如果是比较多的周期会不会出现问题！<br /><br />这两个问题 用 verilog语言 很好实现的<br /><br />回复
第一个问题如果直接实现确实有点困难 首先一个问题是如果不采用计数器的话 采用门级延迟很烦琐 如果采用计数器的话 时钟要求很高 虽然有可能出现边沿对不整齐的现象 但是相对好实现第一个很难办，不用锁相环倍频或者高频时钟同步的话，我
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