star_a 发表于 2008-10-6 10:29

虚心求教....

小弟最近在学习VERILOG&nbsp;HDL,<br />想用CPLD代替原有电路中74LS373等一些电路,<br />在迈出第一步时遇到困难啊.......<br />这是我在ISE8.1下写的74LS373模块<br />module&nbsp;AD(D,&nbsp;Q,&nbsp;C);<br />&nbsp;&nbsp;&nbsp;&nbsp;input&nbsp;&nbsp;D;<br />&nbsp;&nbsp;&nbsp;&nbsp;output&nbsp;&nbsp;Q;<br />&nbsp;&nbsp;&nbsp;&nbsp;input&nbsp;C;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;reg&nbsp;ADDR_reg;<br />&nbsp;&nbsp;&nbsp;&nbsp;always@(negedge&nbsp;C)<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ADDR_reg&nbsp;&lt=&nbsp;D;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;assign&nbsp;Q&nbsp;=&nbsp;ADDR_reg;<br />endmodule<br />编译出好多警告;<br />1:Clock&nbsp;C&nbsp;appearing&nbsp;in&nbsp;an&nbsp;OFFSET&nbsp;timespec&nbsp;currently&nbsp;must&nbsp;be<br />2:Cannot&nbsp;apply&nbsp;TIMESPEC&nbsp;TS_C&nbsp;=&nbsp;PERIOD:C:20.000nS:HIGH:10.000nS<br />这是为啥捏??<br /><br />感觉这个东东比单片机难好多啊......<br />请大家踊跃帮助,嘿嘿<br />

jzt369 发表于 2008-10-7 09:14

!

一般这些小逻辑不加时许约束也能达到设计要求的，如果没有理解这个约束就不要加，用默认的
页: [1]
查看完整版本: 虚心求教....