用verilog检测stream中特定字符串 2013-08-01

方法一：   expect是stream中特定字符串，有n bits。 in为1bit的输入 always@(posedge clk or negedge rst_n) if(~rst_n) shiftreg<=0; else shif ...

(2089)次阅读|(0)个评论

时序分析之fmax定义及推导 2013-08-01

The maximum clock frequency that can be achieved without violating internal setup ( tSU ) and hold ( tH ) time requirements. Unrestricted  fMAX ...

(1296)次阅读|(0)个评论

可N分频的时钟分频器 2013-07-31

题目：请使用verilog描述一个可N（1-8）分频的时钟计数器，要求其时钟输出为50% 七分频图 八分频图 ...

(835)次阅读|(0)个评论

线性表的抽象定义及使用 2013-07-31

ADT  线性表 （List) Data       线性表的数据对象集合为{a1,a2,.....an},每个元素的类型均为DataType,其中，除第一个元素a1外，每一个元 ...

(806)次阅读|(0)个评论

verilog实现串并转换 2013-07-30

并串转换： module para_to_ser_8bit(clk,rst_n,par_in,ser_out); input clk,rst_n; input par_in; output ser_out; reg ser_out; reg d ...

(2663)次阅读|(0)个评论

FIFO设计 2013-07-30

待写（这段时间加强fifo编写和学习）

(701)次阅读|(0)个评论

查看更多