进位链
2013-3-10 19:43
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是呀 11# kdurant
哈哈 谢谢啦 好资料 9# onlyrcy
:L:L
约束问题
2012-7-16 15:25
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4# GoldSunMonkey
哦 明白了 谢谢啦
但是我只约束了一个时钟呀 有没有什么方法不忽略它？ 2# GoldSunMonkey
有关实现的问题
2012-7-27 10:17
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顶起啊
同步写异步读
2012-8-4 10:57
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谢谢啦 9# hawksabre
3# lwq030736
用verilog语言如何来实现？
2# jakfens
不是要分频~~
Ibert问题
2012-12-21 23:31
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- 23
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有接收 不知道此问题用意何在？本人菜鸟一个 劳烦高手细讲
恢复时钟的DCM没有锁定 接收端没有显示数据 不知道有没有因果关系 劳烦猴哥给分析分析 ...
急等猴哥 这是怎么回事呀 困惑呀:@
RXRECCLK DCM Status: NOT LOCKED
MGT LINK Status:NO LINK
TX DCM Status：locked
什么情况呀？困惑中。 ...
不是 是自己做的板子
FPGA的工作时钟用示波器测过 质量可以保证
另外为什么好多资料上说 要将TX和RX用SMA连接起来呢？这是什么 ...
可以选 我用的是FPGA的工作时钟 不知道是不是问题在这块？
我指FPGA的工作时钟？不知道可以这样讲不？
system clock用FPGA的系统时钟可以吗？
有没有好的资料给我推荐推荐 最近在研究Ibert,有些问题不懂呀!:(
有可能是什么原因引起的？从哪儿检查呢？
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