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cpld IO口输入电阻
2022-11-18 10:12
FPGA论坛
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比较器是好的,出现引脚电压拉低的情况时,拆下芯片,比较器输出电压就没有被拉低了,以后再更换2个CPLD, ...
对的,外部接的比较器,上拉10k,后来也把比较器拆了,还是拉低到0V,拆下CPLD返回厂家,厂家测试后说是没 ...
io外部没有接电路,电压也被拉到0
挖下坟,我也遇到io配置为输入,IO外接10k上拉,端口同样为0的情况,这是什么原因 ...
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