我与赛灵思的2012--在领先一代的All Programmable产品中快乐前行
2013-1-5 13:48
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我与赛灵思的2012--伴我一起成长
2013-1-3 22:48
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FPGA设计的高速FIFO电路技术
2012-12-24 23:18
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高速采集数据传输过程
在高速采集时，读时钟频率等于写时钟频率，当启动触发传输时，触发传输长度为门控 ...
实际电路设计不考虑读写时钟的频率和相位的异同，读写时钟域的电路基于同步电路设计的理念来进行设计，在设 ...
下面对读写时钟域定义信号给予说明：
rst:复位信号，高有效，异步复位，每次启动采集都要首先对FIFO进行 ...
FIFO接口信号定义
根据FIFO的生成过程，在图3中给出了读写时钟域的信号定义，所有的在写时钟域的输入信号 ...
异步FIFO生成
FIFO占用的内存资源为FPGA内嵌的block RAM，由Xilinx公司提供的ISE开发平台自动生成。读写时 ...
FPGA高级设计——时序分析和收敛
2012-12-19 22:45
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静态时序分析中使用的各个模型分析:1.周期（PERIOD）的含义周期的含义是时序中最简单也是最重要的含义，其 ...
采用Virtex-5嵌入式三态以太网MAC进行设计
2012-12-23 09:38
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分级结构使您可以针对自己的应用抽取正确的封装。• 以太网 MAC封装。在最低级别，实体化一个单独的或者双 ...
Virtex-5以太网MAC使用的模型Virtex-5以太网MAC的多功能性使其可以应用在众多领域。比如，您可以：• 可以 ...
串行接口改动Xilinx对串行接口的操作做了一些改动。随着一个可编程链接计时器的加入，自动检测功能变得更加 ...
Virtex-5以太网MAC的新特性在Virtex-4 FPGA中，仅仅实现数据通路就会消耗多达四个全局时钟缓冲器：其中两个 ...
控制接口主机接口为接入以太网MAC模块配置寄存器提供了通道。配置选项的示例中包括巨帧使能、暂停、单播地 ...
物理接口您可以单独配置每个以太网MAC的物理接口，使其作为五种不同的以太网接口中的一种进行工作。媒体独 ...
支持的接口Virtex-5以太网MAC完全符合IEEE802.3规范。图1显示了一个以太网MAC的模块结构图。
图1 Virtex- ...
FPGA的可重构测控系统应用设计
2012-12-24 21:56
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1．2 可重构技术与可重构器件可重构技术是21世纪初以来信息技术的研究热点，是一种可以根据系统功能变化的 ...
1．1 测控系统的结构模式和多任务特征随着计算机软硬件技术和测控技术的不断深入融合，现代测控系统在结构 ...
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