gnr_zhao的主页 - 21ic电子技术开发论坛

时钟设置应该没问题了现在怀疑rzq阻抗不对明天试试跑在250M已经是不高了，ddr2芯片推荐的最低200 ...

换了250Mddr2时钟后，出不来，仿真没问题但是debug不行，好像是哪里时钟还是不对 ...

fvco=fin*M/D PLL的这个fvco的范围要在400M到1440M之间才行这就是为什么在125M输入时钟时clkout0=fin*4/（ ...

您说的是用之前的125M输入时钟的MIG工程来改PLL参数得到500M的时钟！我又建了一个250M输入的MIG工程，在这 ...

很感谢你一直很有帮助很耐心的回复！！！

UG388和UG416我都看过很多遍了。您发的这个**我半年前就考到我电脑里了，虽然我们考个东西很难，也看过两 ...

另外，SPARTAN-6原语里是没有PLLADV的，只有PLLBASE但是MIG生成的工程调用的都是PLLADV，这两个是通用的？ ...

DQ是PIN我要怎样可以用CHIPSCOPE来抓这个PIN呢？加IOBUF肯定不行，我试过。IDDR2我看有人建议过，不会用 ...

我说的不太清楚，我用的250M系统时钟，DDR2跑在500。DDR2芯片推荐的速度有一个是DDR2跑在400。这只是这个 ...

之前只看了spartan6的ug388，里面说ddr2最低速在125M系统时钟于是我的设计一直工作在这个时钟下今天又特 ...

您说的这个in_term应该就是rzq这个PIN吧，我MIG生成的时候设置的是50，现在这个PIN接的是100欧的电阻！ ...

昨晚chipscope抓到了，在一些帧过后会有一帧前两行的读地址没有给出来，应该分别是400和800的地址一直是0 ...

我也是用ip生成的控制器我现在感觉这个DM是没有任何作用的控制器可以把你的数据分成多少份分别送出去， ...

版主帮帮忙啊这段郁闷死了调不出来太苦了

现在去加班，再好好用example_design自带的ila来chipscope看一下不知道为什么我自己做的cdc文件，加进去后 ...

我现在理解的是，如果DM全置0，就是所有数据都有效，那么单沿采高16位还是低16位都可以采到 example_desi ...

现在有一些帧第一行有半行错数，感觉好像是上电一段时间后哪里累积的结果我生成mig的时候选的是bank_row_ ...

1.每个地址空间存一个字节，这个在哪里能找到出处？？（现在看地址变化的确是这样的）如果是4位的数据线 ...

gnr_zhao