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Virtex-5 PCIEx1 Endpoint(PCIE单通道端点)参考设计
2017-2-6 13:34
FPGA论坛
29
7322
参考一下,感谢》
14.2 里面 MIG v3.61 生成IP的时候报错
2013-3-19 22:38
FPGA论坛
7
1213
感谢!
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