xilinx rapid IO 如何实现自定义数据的收发仿真？
2015-9-16 18:17
- FPGA论坛
- 24
- 7019
估计是帮忙吧
用FPGA内嵌的锁相环资源实现分频
2013-2-1 20:05
- FPGA论坛
- 8
- 1982
非常好啊
FPGA在步进电机控制中的应用
2013-1-13 22:27
- FPGA论坛
- 6
- 2162
安富利有么？猴哥？
赛灵思FPGA的芯片架构分析
2013-1-13 22:26
- FPGA论坛
- 2
- 1865
是呀，多分析一下啊
赛灵思领域专用目标设计平台背景介绍
2013-1-13 22:26
- FPGA论坛
- 8
- 2228
猴哥都说透彻，肯定相当透彻啊
利用FPGA开发板进行ASIC原型开发的技巧
2013-1-13 22:28
- FPGA论坛
- 7
- 3945
感谢啊。
基于赛灵思Spartan-3E的片上系统无线保密通信终端设计
2013-1-13 22:28
- FPGA论坛
- 5
- 2039
不错啊
赛灵思Spartan-3AN FPGA在弹上信息处理机中的应用
2013-1-13 22:27
- FPGA论坛
- 6
- 1938
这个国内能卖么？
基于赛灵思FPGA的航空总线协议接口设计
2013-1-12 22:26
- FPGA论坛
- 6
- 2014
5 实验结果
通过发送已知数据和示波器观察实际接收到的数据波形，进行系统测试。测试中，输入的十六进制数 ...
4．1 曼彻斯特编码，解码模块曼彻斯特码编码／解码是1553B总线接口重要组成部分，曼彻斯特码编解码模块设计 ...
该系统设计采用Virtex-II Pro系列XC12VP30型FPGA，而FPGA的配置则是硬件设计中很关键的问题。FPGA配置是对 ...
采用FPGA设计SDH光传输系统设备时钟
2013-5-1 15:58
- FPGA论坛
- 10
- 1929
TSP8500的系统时钟sysclkout的参考源，通过CPU接口选定为时钟基准源送来的2.048MHz时钟。由于系统时钟syscl ...
由于外时钟频率为2.048MHz，不能由311.04MHz时钟整数分频得到，所以数控时钟产生器模块采用了小数受控分频 ...
根据ITU-T G.813建议要求，SEC带宽较窄（-3db带宽在1～10Hz内）。在逻辑滤波器模块，采用FPGA内部的数字逻 ...
该芯片需要外部输入一路19.44MHz的本地时钟，通过FPGA的内部PLL(锁相环1)倍频后得到311.04MHz高速时钟，作 ...
控制特性阻抗性PCB设计技术
2013-2-19 23:05
- EDA 技术
- 18
- 2402
给介绍啊？
【活动贴】EMC设计中电容滤波的两个要点
2013-2-19 23:04
- EDA 技术
- 3
- 1725
必须支持猴哥
【活动贴】Allegro封装命名要注重可搜索性
2013-2-19 23:04
- EDA 技术
- 3
- 2250
猴哥活动不错啊
【活动贴】带状线为什么不能跨越别的电源分割块？
2013-2-19 23:05
- EDA 技术
- 2
- 1567
不客气，太不客气了
fifo
2013-3-10 10:46
- FPGA论坛
- 14
- 2560
他没问问题，你都能看出来问题
2
3
近期访客