xuewuhen2015

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数字设计&verilog 每周一练（一二）

2024-11-27 09:18

EDA 技术
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同步设计是在同一个时钟控制下的设计，异步设计是在不同时钟控制下的设计 ...

module check_edg(clk_slow,clk_fast,rst,dout); input clk_slow; input clk_fast; input rst ...

求FPGA做计数器

2012-11-8 16:09

FPGA论坛
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不都是数字信号吗？用一个比较器就行了啊

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