yangzhiyuan0928

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哪位大神帮忙看一下Verilog程序，是哪里的问题

2017-12-17 11:11

FPGA论坛
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代码这么长，分模块写吧

ISE中，调用FIFO IP核遇到的问题？

2015-9-15 10:17

FPGA论坛
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找到问题了。查看RTL视图时，要将primitives下的例化的模块加入到创建单元。如下图：创建后： ...

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