2012年-Cadence16.6 研讨会视频共享——Allegro16.6
2014-7-23 15:02
- EDA 技术
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来支持一下的。
PDG转PDF软件
2013-7-25 22:56
- EDA 技术
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谢谢分享的。
pdg就是不如pdf好用的。
这个软件不错
可靠性设计1000条
2013-7-27 12:14
- EDA 技术
- 2
- 1248
这个得看看的。
电路板级的电磁兼容设计
2013-7-27 12:14
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- 2
- 1841
下载看看。
PSpice中文培训教材
2016-1-29 10:26
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谢谢分享的。
学习一下的。
安装xilinx ISE 12.4软件
2013-7-27 23:28
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21、 点击【Finish】完成安装。
20、 点击【Refresh】，然后关闭就可以了。
19、 成功
18、 删除文件 X :\Xilinx\12.4\ISE_DS\EDK\data\core_licenses\Xilinx.lic。
使用许可证文件xilinx_ise_1 ...
17、 点击【Copy License…】
16、 弹出证书管理对话框，我们选择最后一项【Locate Existing License（s）】，点击【Next】。
...
15、 接下来又会弹出【selsct a MATLAB installation for system Generator】，用于system Generator与Matl ...
基于Verilog HDL的FIR数字滤波器设计与仿真
2013-7-26 23:19
- EDA 技术
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3、验证仿真
完全可综合设计的一个优点就是同样的HDL代码能够用于验证和综合。在使用HDL代码之前必须要 ...
2、Verilog HDL代码编写风格 HDL代码编写应该具有很好的易读性和可重用性，而自顶向下的分割方法可以帮 ...
通过移位寄存器用每个时钟边沿n（时间下标）处的数据流采样值乘以抽头，并且求和得到输出yFIR[n]。滤波器的 ...
Verilog 编码原则
2013-7-26 23:20
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2，有异步置位/清零的时序逻辑
异步置位/清零是与时钟无关的，当异步置位/清零信号到来时，触发器的输出立 ...
2, 条件的描述完备性
如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。
Example1:
if (a== ...
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