求大神指点！quartus II这些变量被编译器当作clk怎么解除？？
2013-9-11 18:52
- FPGA论坛
- 5
- 1726
我当时没管它，因为警告并不代表设计一定会失败
你的这些脚用在什么地方了？ ...
我碰到这种情况警告是因为我把他们写在always条件里了,always(posedge rest)，如果没写错的话应该不用管,sy ...
求FPGA输出电平问题
2013-9-23 17:57
- FPGA论坛
- 39
- 4420
:L版主怎么给分啊，我结贴他老说我分数分配不正确，是每一条回复都要给分吗 ...
哦，知道了，多谢了。
原因确实是这样，多谢了。
bank电压都是3.3V，我的意思是如果bank电压3.3V，那么就只能输出3.3V标准的电平吗？ ...
就是直接给的管脚，貌似是因为没有衰减，将示波器探头搞到10倍衰减档，幅值就达到要求了，8MHz那个看起来 ...
最高是2.5G的采样率应该够了吧
DPO 4050,带宽500MHz，2.5GS/S
对示波器只会基本操作，请问如果是容性负载负载的话应该怎么解决啊
还有如 ...
还是多谢了啊
示波器采样频率2.5G，应该够了
试了一下，搞了个2分频，输出25M，结果和pll输出25M一样，频率越高峰峰值越 ...
啥都没有，直接把引脚接的示波器，LVTTL3.3V标准，示波器输入阻抗1M欧
晕啊，还是多谢了。
8M的是直接给ARM提供的时钟，ARM可以正常运行，那是不是说明是示波器搞得不对啊 ...
那在默认条件的基础上有没有做什么特殊设置啊，还有你的波形是通过示波器看的吗？ ...
那括号里的external clock output是指什么啊，因为下面又给出了这个东西
这个应该是内部全局网络，在芯 ...
也就是说FPGA不能提供100MHz时钟是吗，但datasheet上说外部时钟输出最高472.5MHz是啥意思啊？
...
FPGA的寄存器需要复位吗？
2013-9-3 17:51
- FPGA论坛
- 5
- 1262
一般还是复位的好，如果不复位至少Modelsim仿真会出现不确定状态，如果你给寄存器在开始时赋值了那应该没影 ...
自定义ram问题
2014-9-12 11:24
- FPGA论坛
- 5
- 3254
ip貌似比较麻烦吧，这个直接定义如果搞好的话是不是比那个简单啊
新手写了一个FPGA接受ARM指令的程序，将三个20位的指令分为15个时钟依次写进FPGA（每次写4位），原理是先写 ...
2
3
近期访客