JTAG接法总则：

因为在边界扫描器正常工作时，就可以通过JTAG接口控制器件的引脚状态，所以对JTAG不做任何处理的话，可能由于干扰，使得JTAG器件脱离TEST_LOGIC_RESET状态，影响芯片及管脚的状态，造成芯片不能正常工作，给产品可靠性造成隐患，故规定如下：

为了提高系统可测试性，对芯片JTAG五个管脚的处理禁止拉死，即严禁引脚直接与电源和地连接。

禁止按照芯片手册中“When not being used”的情况进行设置。

为了方便生产测试时在ICT针床上完成JTAG测试，每个JTAG信号都必须引出ICT测试点。

对可编程器件（如CPLD,FPGA）的JTAG接口以及其它的多功能器件的JTAG接口，在设计时，原则上只用做测试和加载使用，不要复用为一般的I/O，否则给测试带来不便。

需注意的是， 对于XILINX公司的XC4000E，XC5200，Spartan，SpartanXL等系列FPGA，如果要在加载后仍支持边界扫描功能，需要在逻辑设计中加入边界扫描模块，否则芯片只在加载前支持边界扫描功能。

单器件JTAG引脚接法规定

TDI必须上拉

上拉电阻阻值可参照器件手册，如果手册没有指明，一般选取4.7K，注意不能小于1K。根据IEEE 1149.1标准。全“1”指令为旁路指令（BYPASS），而给JTAG器件装入旁路指令不会影响该器件的正常工作，如果将TDI上拉，则该器件即使被错误装入指令也只是旁路指令，不会影响它的正常工作。

TDO不用上下拉

TDO悬空，在设计中应避免将TDO作为I/O脚，TDO在JTAG器件进行指令移位和数据移位时有输出， 其余情况都处于高阻状态。

TMS必须上拉

如果手册中没有指明，一般选取4.7K，根据TAP控制器的16状态机原理可以知道，无论TAP控制器处于何种状态，只要TMS连接保持五个周期的高电平。TAP控制器将回到TEST_LOGIC_RESET状态，器件正常工作。

在一条菊花链中有多个JTAG器件时，TMS的上拉电阻根据实际情况可能需要变小，上拉电阻的阻值可以参考一个简单公式决定：上拉电阻（欧姆）＝上拉电压（毫伏）/负载个数。如上拉电压3.3V，扫描链上连接了4个JTAG器件，代入公式：3300/4=825，则上拉电阻大概是825欧姆。基本思想是保证菊花链上每个TMS至少要大于470欧姆，否则可能无法正确驱动TMS。

TCK建议下拉

若手册未给出，建议下拉，下拉电阻是1K，JTAG的TDI、TMS都在TCK的上升沿有效，如果上下拉则不会产生和TCK上升沿。

下拉电阻＝内部上拉电压/（2*负载个数），器件电压3.3V串接了4个JTAG。3300/(2*4)＝412.5，TCK下拉电流至少2mA，注意：TCK下拉电阻至少要大于330欧姆。

5、/TRST必须下拉

电流2mA，同TCK。

对/TRST管脚补充说明：

对于某些器件要求/TRST与上电复位相连的情况。应充分考虑其工作安全性，最好是将/TRST与上电复位分开，同时做下拉处理。

有些器件的JTAG接口中不包括有些/TRST管脚，因为十六个状态机，控制TMS最多需要5个时钟也能使测试逻辑复位。