日志
日志再开
热度 1 |
看了我自己最后一篇日志，发现2013年1月是我最后一篇日志，转眼近8年过去了。嘿嘿嘿嘿嘿，侄子大学都毕业了，娃都差不多和我一样高了。这8年时我做了些什么呢，为什么不再写什么东西了？回顾一下，主要是工作岗位发生了巨大变化，由一个院校老师到了行政单位工作，好像不再谈技术，不再谈研发了，只有项目管理方面事务性的工作。
因为工作转型，曾经有4年停止了研发工作，远离了代码及PCB电路设计。后来又因为合作伙伴的一个电话，从2017年开始又把“手艺”捡起来了，发现思维、精力比以前还是差太多了，毕竟是40出头的人了。
好吧，聊一点技术上的事，最近在做一个125M/14bit的AD采集系统（其实还比较复杂，就简单地说它是一个采集系统）。用FPGA+DDR3+SFP来完成，难点在哪呢。没有做过的，没有做出来的都是难点；做过的，做出来的，都不难。项目拿到后，我首先感觉就是DDR3的布线我有些发怵，等长、差分、阻抗什么，一想头就大。还有就是FPGA的DDR控制代码也很难写呀，以前我只写过最简单的SDRM，那种完全不用考虑时序约束的，跑到125M时钟就万事大吉的那种。所以以当时心里很慌，查资料，看评估板的原理图，发贴问题网友，找朋友请教，十八班武艺，能使的招都使上。最后定的方案是用FPGA的硬核来完成项目可靠性会比较高，所以就选了带DDR3硬核的FPGA（altera ,5CEFA5),设计出来第一版，quartus编译各种不通过，几经折腾，居然也搞成功了，400M速度的DDR3，从AD到DDR3到SFP到计算机，从累加数据开始验证，1GB的DDR3数据写进去，再读出来用在计算机里写代码分析，数据全对；再验证数据的可靠性，由全0到全F每个数据、每一位都不停变化的数据写DDR3再读计算机进行分析，也全对；感觉如有神助，DDR3也简单拿下。
后面就看AD的数据进来后有模拟电路是否有问题。
