日志
Verilog HDL 学习笔记---数据流建模
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数据流建模意味着根据数据在寄存器之间的流动和处理过程对电路进行描述，而不是直接对电路的逻辑门进行实例引用。通常RTL（Register Transfer Level，寄存器传输级）是指数据流建模和行为级建模的结合。
assign #10 out = in1 & in2; //连续赋值语句中的延时
wire # 10 out；//线网延迟
assign out = in1 & in2;
assign out = in1 & in2;
//等效于上面两条语句
wire out
assign #10 out = in1 & in2;
F=E**F; //E的F次幂；
举例：逻辑方程描述四选一多路选择器
使用条件操作符
