新的小白的个人空间 https://bbs.21ic.com/?2512432 [收藏] [复制] [RSS]

日志

已有 386 次阅读2017-8-8 11:57 |个人分类:错误收集|系统分类:EDA/PLD

ERROR:Xst:2035 - Port <clk> has illegal connections. This port is connected to an input buffer and other components.

选中synthesize，然后process->properties->Xilinx Specific Options,把add I/O buffer 的勾去掉。

然而..最根本的问题是我写错了顶层模块里always的时钟，这样导致原始时钟clk既作为pll的输入又作为always的时钟，将后者的时钟改为pll的输出后不会出现上述报错。