日志
vivado error解析 ：001
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A LUT6 cell in the design is missing a connection on input pin i3 which is used by the LUT equation.
出现这个问题，一脸懵，axi_rdata是模版生成的代码，且应用都没问题。为什么会报这个错？
原因在于，连接到axi_rdata的寄存器，其中有一个bit，没有定义。
例如：
reg a，b, c;
reg [3:0] sum;
reg[31:0] axi_rdata;
assign sum = {a,b,c,d}
在下面进程中：
always@(clk)
...
axi_rdata <=sum
...
看到代码中d 没有定义，所以才会报错。
自己代码写的坑，自己爬。。。都是泪
