已有 749 次阅读2009-12-10 14:22 |个人分类:Verilog|系统分类:EDA/PLD
前不久在论坛发了个帖子询问关于ALWAYS模块的敏感量的问题,
主要就是同一个ALWAYS模块(组合逻辑),敏感列表一个把敏感量写全,一个只写一部分,
经过高手点拨,知道后一种写法是不正确的,至于综合出什么电路,没人试过。
今天看书(数字设计,Wakerly),书上介绍,对于这两种不同写法,仿真效果不同,
是否执行ALWAYS块的内容是按照敏感量列表来仿真的,而两者综合的电路是完全一样的。
所以后一种写法虽然不影响综合,不过在仿真是却可能掩盖一部分内容。所以不能写成第二种写法!!!
扫码关注 21ic 官方微信
扫码关注嵌入式微处理器
扫码关注21ic项目外包
扫码关注21ic视频号
扫码关注21ic抖音号
本站介绍 | 申请友情链接 | 欢迎投稿 | 隐私声明 | 广告业务 | 网站地图 | 联系我们 | 诚聘英才 | 论坛帮助
京公网安备 11010802024343号