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日志

已有 1750 次阅读2011-8-4 01:37 |个人分类:FPGA设计|系统分类:EDA/PLD| verilog, fpga

最近遇到一个问题，就是，如果一个寄存器减去另一个寄存器是负数，那么差值赋值到寄存器后，该如何表示呢？

做了一个仿真，测试了一下：

reg [3:0] test_reg;

always @(posedge SysClk or negedge SysRst_n)

If (!SysRst_n) test_reg <= 4'h0;

else test_reg <= test_reg - 1'b1;