如何解决PSoC4 SAR ADC channel 0 电压干扰channel1的问题

登录 · 发表于 2025-8-29 11:24

问题：

如果配置多路ADC 单独采样每个channel，电压都是准确的，但是通过squencer 去自动切换，就发现会出现电压channel干扰的情况。

分析：

要从结构框图和采集时间来分析：
1：下面是SAR ADC的框图：

2：采集时间：
采集时间是指 SAR ADC 内部的采样和保持（S/H）电路的稳定时间。采集时间结束后，输入信号源与 SARADC 内核断开连接，S/H 电路的输出将用于转换。每个通道可从全局配置寄存器 SAR_SAMPLE_TIME01 和 SAR_SAMPLE_TIME23 中定义的 4 至 1023 个 SAR 时钟周期的四个采集时间选项中选择一个。

采集时间应足以通过布线路径的电阻对 ADC 的内部保持电容器充电，如上图所示。建议的采集时间值为：
t_ACQ >=9 × (RSRC + RSW2 + RSW1) × CSHOLD
其中：
CSHOLD ~= 10 pF
R_SW2+ R_SW1 = ~ 1100 至 1600 Ω，1100用于 SARMUX 引脚和 CTBm 输出的输入，而 ~1600 用于通过 AMUXBUS 片连接到 SAR ADC 附近的引脚的输入。不建议通过AMUXBUS 分路开关将信号从其他 AMUXBUS 片路由至 SAR ADC。
RSRC = 信号源的串联电阻

举例说明：
ADC clock =18MHz, Acquisition Time =4 clocks

T_ACQ = (1/18Mhz)*4 = 222 nSec
R_SRC = 1000 Ohms
222 nSec >= 9*(1000+1000)*10pF
222 nSec >= 180 nSec (Good!)

如果相互干扰的话，就需要增大acquisition time，上面是理论推导过程。

发表于 2025-9-2 11:26

使用去耦电容来减少电源线上的噪声，特别是在ADC的电源引脚附近。

发表于 2025-9-2 12:52

通道切换后未等待稳定时间，导致通道0的残留电荷影响通道1。

发表于 2025-9-2 13:33

Vref引脚噪声通过电源耦合到ADC。

发表于 2025-9-2 14:46

模拟前端电路（如运放、滤波器等）设计得当，没有引入额外的噪声或串扰。

发表于 2025-9-2 16:43

如果ADC时钟频率过高，可能会导致采样不稳定。

发表于 2025-9-2 18:24

使用屏蔽措施来隔离模拟信号线，减少外部干扰。

[PSOC™] 如何解决PSoC4 SAR ADC channel 0 电压干扰channel1的问题

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