本帖最后由 天工静电 于 2025-9-1 10:23 编辑
对于集成电路产品而言，静电放电敏感度测试是基本要求。而在芯片的静电放电保护设计方面，对I-V（电流-电压）曲线加以分析，可以揭露一系列关键问题。 按照现行行业标准，最终测试（FT）是必须要做的，在测试过程中，被测器件要在不同电压应力等级时，于自动测试设备（ATE）与静电放电（ESD）测试机台之间来回往返，会导致操作上的麻烦。为了减少周期时长并且削减成本，简易的IV曲线测量常常被用来取代FT测试。 不过，国际上现行的标准在I-V测试的引脚偏置设定方面没有严格统一起来，进而有导致结果误判的风险。 案例一：配置VSS/VDD，具有漏电“屏蔽效果” 在ESD测试之后，某I/O端口的检测结果为“通过”，然而，其VDD引脚却显示“失效”，这便是故障场景。 失效分析（FA）的结果表明，I/O引脚保护二极管（D2）处出现了实际损坏，源漏穿通（Punch-through）就发生在此处。 量测I/O引脚时将VDD与VSS共同接地，这是导致误判的原因。由于二极管D1完好，电流可正向导通流经它到达VDD，这样就构建了一条低阻通路，这条通路把D2损坏所产生的漏电给掩盖住了，从而让I-V曲线看上去是正常的。当检测VDD引脚时，内部电路（例如输出级PMOS）恰巧串联了I/O损伤之处，从而致使VDD出现异常。 图1：失效样品的IV曲线对比 图1对比了不同引脚配置下失效样品的IV曲线，结果显示当Vdd引脚与Vss引脚共同接地时，受损结D2的漏电流小于结DI的正向偏置电流。 案例二：多能域环境中的“拉电压”效应 某I/O引脚在经过ESD测试之后，其I-V曲线里的开启电压出现异常，从3.5V降到了0.2V，这便是故障场景。然而，另一电源域VDD33对地短路才是实际故障所在。 误判的原因在于：在测试的时候，如果把VDD33与I/O所属的电源域VDD_DVI相互连接，那么故障点VDD33会使整个耦合网络的电位降低，进而致使I/O引脚I-V曲线出现提前开启这种假象。 对于多电源域芯片，建议采用的方法是对不同的域开展隔离测试，各电源域需要独立施加偏置并分别进行测量，这样可避免相互干扰。 图2：具有两个电源域的ESD电路示意图 I-V曲线作为ESD失效分析的高效工具，其有效性强烈依赖于测试配置的合理性。但若引脚配置定义不明确，在ESD测试期间，通过I-V曲线测量判定的失效引脚有时可能会产生误导。 总的来讲，大多数ESD损伤能够被I-V曲线有效地识别出来，若对引脚配置的影响视而不见，那么真实损伤可能被隐匿，也可能出现“假阳性”误报的情况。深厚的技术沉淀与对细节的极致把控是精湛的I-V分析的依赖所在，而这恰恰是专业ESD设计服务的核心价值所在。 | 
