关于PCB LVDS 传输线上串联磁珠的问题？

登录 · 发表于 2015-10-17 17:40

本帖最后由 gaomlin 于 2015-10-17 17:40 编辑

最近做产品，需要用到LVDS，看到以前一块友商的板子上LVDS 驱动板上数据线上靠近连接器的地方串联了磁珠，按理说LVDS信号有200多M，串联磁珠不是直接增加了其传输线阻，会使信号衰减吗，希望各位大神帮忙解答下？
大概是这样

LVDS发射端用的芯片是SN75LVDS83B

发表于 2015-10-17 17:43

好帖帮顶呐！

发表于 2015-10-17 18:02

谢谢

发表于 2015-10-18 16:30

窃以为此处该上共模电感，譬如MURATA的DLW21xxx
有人可能抄了原理图不明原理，所以把共模电感抄2个独立电感/磁珠
也有可能是为了过EMC测试，而故意串进去衰减的
我还见过有人LVDS串电阻，CLOCK线上并电容的

发表于 2015-10-19 10:07

因为离连接器较近，是不是为了阻抗匹配，减少信号反射，

发表于 2015-10-19 14:38

共模电感

发表于 2020-4-30 13:51

为了过EMI

发表于 2020-5-6 11:32

应该要用共模电感的，但是也有看到用磁珠的。

发表于 2020-5-7 11:35

应该是共模电感

发表于 2020-5-18 12:51

从图上已经放了共模电感，圈起来的部分楼主可以再确认一下，有可能是0欧电阻；如果确定是磁珠，那可能是为了抑制高次谐波EMI

发表于 2020-7-16 14:14

一般是因为EMI原因，为了抑制高次谐波

ttgoer · 发表于 2020-7-18 14:54

ttgoer 发表于 2020-7-16 14:14
一般是因为EMI原因，为了抑制高次谐波

遇到楼主同样的情况，也是串的磁珠。。一般是用多大的呢？

ttgoer · 发表于 2021-11-15 20:00

EMI与SI本身就是一对矛盾体，SI强调信号完整性，尽可能保留谐波成分，EMI强调尽量衰减高频成分，因此，在满足SI条件下，尽可能降低上升时间，满足EMI要求；说回图中，理论上应该是加共模电感的

发表于 2022-7-12 16:33

看图片更像是差分线加了ESD器件。。。

发表于 2022-11-23 16:32

可以拆下来，测量一下

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