复习锁相环PLL

什么是锁相环

锁相环的概念，1932年就提出来了，但是锁相环本质上是非线性系统，关于锁相环的深入研究，是上个世纪中后页的事。
前期关于锁相环的很多论文，其结论或者有局限性或者说时代背景，放在今天来说是不对的，或者说不具有一般性，所以尽管锁相环的论文特别多，但不具备鉴定能力的，看老一点论文是麻烦的，稍不留神就误入歧途了。


所以，我们这里看比较新的文献。


锁相环的基本结构如下图，由PD、VCO和滤波器三大基本构件组成。






由ref(t)和e(t)可以清晰地看到，PLL是通过反馈，让VCO的输出频率和参考频率同步！
相位之间可以有“误差”，但频率误差等于0!

当然了，频率和相位之间相互扯犊子，没办法像父子之间分家，能分的清清楚楚的，谁的财产归谁的，有严格定义。


1968年，美国有个专利是整数N综合PLL：




波形方面用分频器输出代换out(t)波形，基本关系较基本PLL结构，仍旧不变，但此时输出频率Fout变成数控的了。




无限通信和频谱仪等场合，有混频器的地方，一般都会用到上面的整数N频率综合，只不过具体实现时，可能要用电荷泵。






但是上面的N，只能是整数，不能是分数，为克服此缺点，再添加个Σ-Δ调制器，就可实现分数N频率综合器
频率精度可就超高了！

2000年以后，数字电路风生水起，人们把模拟PLL，改成了数字锁相环：





压控振荡器VCO换成了数控振荡器DCO，模拟滤波器改成了数字环路滤波器，PD改成了时间-数字转换器，想尽可能的全数字化。


实际的高性能数字锁相环系统，是非常复杂的，由多个反馈环组成，例如为了把噪声再次抑制30dB以上，还需要LMS算法：

以上是系统设计考虑，具体到电路的实现，话题更大了。


例如经典的CMOS峰值检测器：







这个电路有何缺点？

在跟踪阶段，希望Ibias尽可能地大，来提高压摆率和快速的失调补偿速度。






但是到了保持阶段，希望抖动最小化，于是要求Ibias尽可能地小！






所以在一个完整周期，上个阶段希望电流源超级大，下个阶段希望电流源超级小。
这个活就难办了。现实职场中，相当于领导要给员工穿小鞋！故意刁难。

但是这难不倒电工，因为电工相当于梁山的军师，是专门解决难题的。


加个我们昨天晚上发帖说到的开关器件就解决问题了。




把电流源Ibias设计的特别大，在跟踪阶段，Vin控制开关，让它闭合，于是接入Ibias，让压摆率超大，时间常数超小。
而到了保持阶段Vin自动断开开关，相当于此时和CL相接的电流源大小，是理想中的0值！


对于实际电路实现，加个开关太简单了，几乎是零成本，因为开关管不需要太大WL积！