Δ-ΣADC模块

发表于 2015-8-30 19:19

PSoC5ADC是一个采用Δ-Σ技术实现的高分辨率ADC。Δ-Σ转换器是一个集成的转换器，它通过过采样、噪声整形、平均和抽取，提供了高的信噪比SNR和高的分辨率。
一个Δ-Σ模拟到数字转换器（Analog-to-Digital Converter，ADC）有两个主要的元件：一个调制器和一个抽取器。调制器将模拟输入信号转换成一个高数据率（过采样）、低分辨率（通常1比特）的比特流，比特流的平均值对输入信号电平进行平均。这个比特流通过一个抽取滤波器，得到高分辨率、低数据率的数字输出。抽取滤波器是降采样器和数字低通（平均）滤波器（平均比特流得到数字输出）的组合。

发表于 2015-8-30 19:20

其特性主要有以下几个方面：
8比特~20比特的分辨率。
0.25~128可配置的增益。
差分/单端输入。
可选的带有RC低通滤波器的输入缓冲区。
可选的内部或外部参考源。
用于低噪声的参考源滤波。
增量/连续模式。
增益和偏置校准。

登录 · 发表于 2015-8-30 19:23

PSoC5内Δ-Σ ADC不同分辨率下的性能指标。

登录 · 发表于 2015-8-30 19:24

转换器的块图。

发表于 2015-8-30 19:29

在PSoC中的ADC模块的具体结构包括：输入放大器，3阶Δ-Σ调制器和抽取器。输入放大器提供高输入阻抗和用户可选择的增益。抽取器包含一个4阶的CIC抽取滤波器和后端处理单元。后端处理单元执行可选的增益，偏置和采样滤波器功能。

登录 · 发表于 2015-8-30 19:29

Δ-Σ技术的结构图。

发表于 2015-8-30 19:37

调制器的输入阻抗很低，不适合很多的应用。对于要求高输入阻抗的应用，提供了两个缓冲区（每一个用
于一个差分输入）。

登录 · 发表于 2015-8-30 19:37

缓冲

发表于 2015-8-30 19:47

极低噪声的缓冲区互相独立，能通过DSM_BUF0[1]和DSM_BUF1[1]分别旁路，或者通过DSM_BUF0[0]和DSM_BUF1[0]分别断电。缓冲区能用于对输入信号进行放大。通过DSM_BUF1[3:2]寄存器位，配置提供1，2，4和8倍的增益。缓冲区有两种独立的模式，通过DSM_BUF0[2]比特位，提供0~Vdd-0.2V输入共模范围。这两种模式是：
电平移动
当输入接近于0V输入共模电压范围时，缓冲区输出能从输入电平向上移动。操作范围为Vssa-100到Vdda-100mV。
轨至轨
当输入是轨至轨时，使用这个模式。操作电压范围为Vssa+100mV到Vdda-250mV。

发表于 2015-8-30 19:47

Δ-Σ调制器实现以下功能：
采样输入信号（过采样）；
通过调节Cin1和Cref比率，可选的增益；
粗量化（2，3或者9级/1，1.5或者2.2比特）；
过载检测和截断。

登录 · 发表于 2015-8-30 19:56

Δ-Σ调制器的结构图

Δ-ΣADC模块

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