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[Actel FPGA] 高原狼请进

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 楼主| zehwf 发表于 2008-4-8 11:32 | 显示全部楼层 |阅读模式
Synplify, 代码, 异步, 时序, 时序逻辑
你好，上次说了那个Synplify综合后出现的警告，我仔细看了看我的代码，所有的always@()用的都是CLK的上升沿，没有设置其他的敏感量，怎么去判断有异步时序逻辑呢？谢谢
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 楼主| zehwf 发表于 2008-4-12 22:31 | 显示全部楼层

版主帮忙解释下是什么原因

版主帮忙解释下是什么原因吧，谢谢
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高原狼 发表于 2008-4-16 10:31 | 显示全部楼层

re

一楼，现在问题解决了没有？
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 楼主| zehwf 发表于 2008-4-20 13:59 | 显示全部楼层

回狼兄和版主

多谢狼兄帮忙，我的程序乱改了一通，总算调通了<br />
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高原狼 发表于 2008-4-21 09:23 | 显示全部楼层

re4楼

好消息啊，恭喜……
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