我在FPGA中自定义了一个FIFO，一个RAM，两者都与DSP的总线XD（16位）相连，错误提示如下：
Error: The pin "XD[0]" has multiple drivers due to the non-tri-state driver "dataram:ram_hinbc2|altsyncram:altsyncram_component|altsyncram_lra1:auto_generated|q_a[13]"
一直到XD[15],都有同样的提示。
FIFO与RAM的片选地址并不相同，请问该如何处理，谢谢。
如下：
newfifo fifo2_armtodsp(//FIFO COMPONET
.aclr(FIFO2CLR),
.data(DATA),
.rdclk(XCLK_DSPOUT),
.rdreq(FIFO2RD),
.wrclk(FIFO_CLK),
.wrreq(FIFO2WR),
.q(XD),
.rdusedw(FIFO2RDDW),
.wrusedw(FIFO2WRDW)
);
以上是FIFO的定义。
dataram ram_hinab1(
.address(add_hin),
.clken (cs_hinab1),
.clock(XCLK_DSPOUT),
.data(RD_CNT_HINAB1),
.wren(wr_hin),
.q(XD)
);
以上是RAM的定义。
两个模块都有.q(XD)。 |
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