[FPGA] 悬赏现金解决时钟同步的问题

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 楼主| feihufuture 发表于 2015-12-10 16:07 | 显示全部楼层 |阅读模式
问题如下:
时钟1输入40MHz,时钟2输入500Hz,设计时钟3输出,要求时钟3频率为1MHz,高性能同步于时钟2,上板验证OK,赏1000元
zhaojingzb 发表于 2015-12-10 17:03 | 显示全部楼层
联系 八2七4九2零3四
 楼主| feihufuture 发表于 2015-12-10 17:06 | 显示全部楼层
zhaojingzb 发表于 2015-12-10 17:03
联系 八2七4九2零3四

QQ么?
zhaojingzb 发表于 2015-12-10 17:07 | 显示全部楼层
ococ 发表于 2015-12-10 17:28 | 显示全部楼层
本帖最后由 ococ 于 2015-12-10 17:32 编辑

高性能指多高?不太高的话很简单的吧。
几十行代码就可以解决了。
 楼主| feihufuture 发表于 2015-12-10 17:39 | 显示全部楼层
ococ 发表于 2015-12-10 17:28
高性能指多高?不太高的话很简单的吧。
几十行代码就可以解决了。

是的,我自己用数字锁相环原理的设计了代码,但是性能不行
reaperzero 发表于 2015-12-15 22:20 | 显示全部楼层
可以说下你性能的要求。。。

尝试一下也好。。
yuzhexian 发表于 2015-12-16 07:19 来自手机 | 显示全部楼层
同求啊
z894811350 发表于 2015-12-21 09:29 | 显示全部楼层
这是锁相环原理么?一个分频搞得这么复杂!
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