|
这是一个2分频的源程序<br />library IEEE;<br />use IEEE.std_logic_1164.all;<br />library ALTERA;<br />use ALTERA.maxplus2.all;<br />ENTITY Fenpin2 is<br /> port(clk:in std_logic;<br /> clk2:out std_logic);<br />end Fenpin2;<br />ARCHITECTURE rtl of Fenpin2 is<br /> signal temp:std_logic;<br /> begin<br /> udff:DFF<br /> port map(d=>not temp,<br /> clk=>clk,<br /> clrn=>'1',<br /> prn=>'1',<br /> q=>temp);<br /> clk2<=temp;<br /> end rtl;<br />这其中，结构体部分我有点不明白，udff:DFF这句是表示什么意思？是引用了D触发器？还有port map（）里面的内容关于管脚的赋值我有点看不懂。它上面调用了一个 maxplus 2 altera库里的d触发器，里面的管脚定义我也不是太清楚，所以看结构体里的管脚赋值有点迷。忘谁能帮忙解释下？<br />还有，书上说分频器设计思路可以用加法器实现，可他这个用的d触发器，原理是怎么样的？我有点不明白 |
|
楼主
