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[Actel FPGA] 关于smartdesign生成HDL文件成功后综合的问题

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 楼主| 6019实验室 发表于 2010-2-27 21:01 | 显示全部楼层 |阅读模式
Design, HDL, SMART, Synplify
各位高手请指教:       在做毕设时用各个HDL文件通过smartdesign生成了新的一个整的HDL文件,但是用synplify进行综合是,老是综合之前的一些子文件,找不到新生成的整个的HDL文件,但是smartdesign的确说已经成功生成了HDL文件了啊,请各位高手及周工指教~
    万分感谢!!!
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 楼主| 6019实验室 发表于 2010-3-10 22:57 | 显示全部楼层
怎么没人回答，大家帮帮忙啊！谢啦！
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LPC300 发表于 2010-3-11 21:54 | 显示全部楼层
帮顶
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金鱼木鱼 发表于 2010-3-13 10:14 | 显示全部楼层
帮你顶下
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手写识别 发表于 2010-3-15 13:18 | 显示全部楼层
楼主再好好找找吧
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beny5566 发表于 2010-3-15 19:15 | 显示全部楼层
没遇到过，帮顶。
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huzixian 发表于 2010-3-16 22:39 | 显示全部楼层
不会啊，等待高手
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linhai1986 发表于 2010-3-16 22:45 | 显示全部楼层
不懂，只能帮顶了
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maoyanketi 发表于 2010-3-19 14:07 | 显示全部楼层
不是很懂，帮顶啦
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