求助: Altera问题

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 楼主| qqatscau 发表于 2010-7-7 09:03 | 显示全部楼层 |阅读模式
我在quartus II 中建了个工程,实现交通灯功能,代码如下:
module t3(red,green,yellow,clk);
input clk;
output  reg red,green,yellow;

parameter
on = 0,
off = 1;

initial
begin
  red = off;
  green = off;
  yellow = off;
end

always
begin
  red <= on;
  count(red,50);
  green <= on;
  count(green,100);
  yellow <= on;
  count(yellow,30);
end

task count(output color,input reg[13:0] times);
repeat(times) @(posedge clk);
color <= off;
endtask

endmodule

但综合时显示没有报错,但所用资源全部为0file:///C:/t3.jpg

请问问题出在哪里?
 楼主| qqatscau 发表于 2010-7-7 09:06 | 显示全部楼层

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kely 发表于 2010-7-8 16:41 | 显示全部楼层
initial
begin
  red = off;
  green = off;
  yellow = off;
end
为不可综合语句,不会报错,也不会被综合
 楼主| qqatscau 发表于 2010-7-9 09:02 | 显示全部楼层
但后面的 always 块和 task 也没有综合啊
请问这是为什么?
ar_dong 发表于 2010-7-9 22:49 | 显示全部楼层
这里应该没有这么写verilog的
在我理解里always模块里的过程是瞬间完成的
也就是说red=on之后又等于off了,编译器就直接=off了
repeat(times) @(posedge clk);这个语句有延时作用么
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