21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › signaltap II综合assign语句的问题
返回列表 发新帖我要提问

[verilog] signaltap II综合assign语句的问题

[复制链接]
 楼主| 平漂流 发表于 2018-8-10 14:53 | 显示全部楼层 |阅读模式
SignalTAP, API, pi, SignalTapII, 晶振时钟
直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用，在用signaltap II仿真的时候，看不到clk_out的波形(一直为低电平)。请问一下，这是什么原因？
回复 赏

举报

相关帖子
feihufuture 发表于 2018-8-10 16:49 | 显示全部楼层
回复 赏

举报

ww212121 发表于 2018-8-13 16:30 | 显示全部楼层
支持下
回复 赏

举报

 楼主| 平漂流 发表于 2018-8-13 23:22 | 显示全部楼层
ww212121 发表于 2018-8-13 16:30
支持下

别人都说那是因为这两个时钟是一样的，自己没法监测自己。
回复 赏

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

平漂流

53

主题

222

帖子

8

粉丝
快速回复 在线客服 返回列表 返回顶部
平漂流

53

主题

222

帖子

8

粉丝
快速回复 在线客服 返回列表 返回顶部