每当内部fifo满时或者TCXpire跳转的时候丢一个数据

发表于 2018-12-23 17:17

ep2in 1024*4
每512byts自动打包
TCXpire设置为1024byets

问题是每当内部fifo满时或者TCXpire跳转的时候丢一个数据，不知道问题在哪？

望有经验的人指点一下，谢谢~

发表于 2018-12-23 17:21

读数据的时候把目标地址指向实际地址的前一个字节（字）地址，即，实际数据放在0x8000，就把起始地址设为0x7FFF

发表于 2018-12-23 17:25

或者就把数据放在0x8001，从0x8000读好了。

发表于 2018-12-23 17:28

不太明白，我是FPGA+68013-56pin，没有addr可以操作，能否说具体点怎么操作？

发表于 2018-12-23 17:33

好像是GPIF多给了一个时能给FPGA FIFO，但是68013又没有读到这个多给的使能的数据，很是奇怪

发表于 2018-12-23 17:36

用计数器补上这个数据

发表于 2018-12-23 17:39

好像没什么规律可循

发表于 2018-12-23 17:42

看不懂你啥问题。。。。

发表于 2018-12-23 17:45

类似于GPIF在给使能的时候多给了一个脉冲，导致丢了一数据，不知道问题出在哪？？

发表于 2018-12-23 17:47

既然是发生在一个波形的末尾或者是下一个波形的开头，就要仔细确认一下FIFO读波形的前端和末尾怎么设置的。

发表于 2018-12-23 17:50

感觉是波形错了。或者就是固件错。。

发表于 2018-12-23 17:58

http://www.cypress.com/?rID=46029

你看看这个吧，有完整的例子

发表于 2018-12-23 18:00

不得不对cypress赞一个，他的文档就是贴心。

发表于 2018-12-23 18:07

我是GPIF接DSP，可能有差别。官网也有SLAVE FIFO接FPGA的例子。

发表于 2018-12-23 18:09

恩那，我也是用DSP和68013连接用的是DSP的HPI接口和68013GPIF

发表于 2018-12-23 18:11

FPGA控制的话，大概率是接口timing的问题。

发表于 2018-12-23 18:13

嗯，那我按大家的说法挨个排查一下，先结贴啦，谢谢哈

发表于 2019-1-8 11:28

可以自己做一个fifo啊这样就不怕了