DDR3设计问题关脚预留能否使用

登录 · 发表于 2020-4-20 17:48

本帖最后由 liubo0702 于 2020-4-20 17:52 编辑

MT41K512M16HA-125 IT:A-BTR MT41K128M16JT-125 IT:K

各位大佬好，本想设计一个8G内存的DDR3，器型号为MT41K512M16HA-125 IT:A-BTR，但是后续也想更换为型号为MT41K128M16JT-125 IT:K（2G内存）,两者的区别在于地址线不一样，如果我按照8G的设计，地址线为0-15，如果我焊接为2G的芯片，里面有几个地址线为NC（M7以及T7），这样会不会有影响，请各位大佬指导一下!!!!
更换的目的就是为降成本。

雪夜虫子 · 发表于 2020-4-21 10:22

不会影响。
我们以前有设计考虑将来扩展，将大容量使用的高位地址线引出来过。低容量的就那么用着，没有任何影响。FPGA里不管它就行。

发表于 2020-4-24 16:00

雪夜虫子发表于 2020-4-21 10:22
不会影响。
我们以前有设计考虑将来扩展，将大容量使用的高位地址线引出来过。低容量的就那么用着，没有任 ...

好的感谢感谢！

发表于 2020-5-4 18:41

学习一下，请问在设计中你们只是确保布线等长就可以了么，有没有进行DDR的信号完整性仿真？

发表于 2020-5-7 17:42

a422877308 发表于 2020-5-4 18:41
学习一下，请问在设计中你们只是确保布线等长就可以了么，有没有进行DDR的信号完整性仿真？ ...

我没有仿真，就是按照DDR3的相关要求进行设计的，目前板子还在打样中

DDR3设计问题关脚预留能否使用

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