Actel常见问题以及设计技巧（不断更新中。。。）

发表于 2011-12-24 21:17

1、问：发现Libero可以打开，但是Synplify和Modelsim不能用，提示License错误。
   答：license不能用很可能是你在环境变量设置的时候将变量名或路径设置错了，这样会导致Libero能打开，但是Synplify和 Modelsim不能用，另外还可能是你的License有问题，可以重新申请一个试试。

2、问：经常会出现打开Libero或Desinger或FlashPro的时候去Actel网站更新失败的提示，浪费很多时间，例如：Error: Update-check: Unable to download and read the data file:The connection with the server was reset，如何去掉?
   答：可以通过设置让其不去更新的，例如在FlashPro里面就可以在“File”菜单下的“Preferences...”选项中的updates，选择最后一项即可，这样每次打开的时候就不会再提醒了，Designer和Libero也同样。

3、问：每次综合完之后会出现“Checking  Design Rules， Please waiting”，需要较长时间，如何解决？
答：可以在Libero主控面板上点击右键，然后选择“Confiure Projiect Flow”，然后找到里面有一个“DRC”的选项，将“Run DRC Immediately after synthesis”前面的勾去掉即可。

4、问：笔记本电脑没有并口如何通过并口下载呢？
答：一般情况下通过三种方式：第一、购买一个笔记本的转并口卡，可以解决；第二、购买我们的USB下载器，FlashPro3；第三、找一个台式电脑。

5。问：RTC实验中用光盘提供的例程下载后，LED8没有任何反应
答：下载完程序后，一定要拔出下载线，把1.5v的内核电压改为内核1.5V供电，如果没有拔掉下载线，因为JTAG口的nRST一直被下载线拉高，无法进入掉电状态。

6 .问：模拟部分的实验部分，直接下载光盘中的Pdb文件，但是实验现象与教程中描述的现象不符合，根本没有反应，为什么？
答：模拟部分的实验都是要用到Fusion器件内部的flashmemery的，所以在下载文件时要指定flashmem配置路径，但是从光盘拷贝例程到本地机子时，工程默认的flashmem配置文件还是指向以前的路径，导致路径不对下载后无法成功完成试验。解决方法是在FlashPro软件中点击菜单中的configuration->PDB Configuration...，重新知道.efc文件的路径，efc文件都是位于当前工程下的smartgen文件夹下面

7.问：写完HDL代码后如何检查语法出错
  答：在hdl文本编辑窗口右击，从右键菜单中选择“Check hdl file..”就可以检查语法错误了，出错的原因会在下方的窗口中提示

8问：为何从Libero中无法打开ViewDraw?
  答：Libero默认是不安装ViewDraw的，ViewDraw官方不推荐使用，请使用SmartDesigner代替图形化的输入方式，如果你确实需要ViewDraw，请选择修复安装Libero方式，把ViewDraw安装组件勾选上。

9 问：Core8051的I/O口如何扩展成双向I/O口？
为了便于IC 设计，Core8051 IP Core 的I/O 口不提供复用功能，包括4 个8 位输入输出口、串行接口、计数器输入端和扩展存储器接口。如果I/O 要做为双向口应用，其基本电路结构图如图所示。这样对I/O编程时就与标准的51编程是一样的
为了实现下面的电路图，需要在顶层添加如下的语句：
  assign P0 = (P0out == 1'b0) ? 1'b0 : 1'bz ;

assign P0in = P0;

10问：如何仿真模拟部分，如电压和电流监控等
答:关于如何用ModelSim仿真Fusion的模拟部分，官方有一个很详细的说明文档，请参照www.actel.com/documents/analog_testbench_UG.pdf，另外正如下面所说的，仿真模拟部分的时候可能时间会比较长一些，请把仿真时间设大一点）

11 问Core8051不能成功？
有两种原因
1).直接拷贝光盘中的pdb文件下载却不成功
答：不可以直接下载，要重新制定.efc文件和hex文件的路径，方法是在flashpro软件中点击configurate pdb file （在flashpro中切换到“advance display mode”(在菜单栏下面的倒数第四个图标））,然后在弹出的对话框中指定.efc和hex文件的路径
2).自己参照书本例程却没有成功
答：实验步骤出错，特别是RAM配置那一块，请仔细核对是否正确（例如流水线输出有否勾选，读写选通是高电平还是低电平，是否有复位端）

12 问：下载器无法下载，提示
Error: Can't open Zeecube's Parport2k DLL.
Error: Failed to connect parallel port cable 'Parallel Port Buffer Cable' on port 'LPT1'.
答：这个问题是因为并口的驱动没有安装好，有些时候可以正常下载但是过一段时间后又无法下载，这是因为安装了其他软件后导致与这个并口驱动相冲突的原因。解决办法：打开 Libero安装路径\FlashPro\Drivers\ psetup.exe ，点击Install按钮重新安装并口驱动后，退出后即可使用并口下载线

13 问：打开Synplify出错，提示：License for feature synplifypro is not available.
答： Synplify只能选用Synplify.exe不能选用synplifypro.exe,更改的方法是：点击Synplify图标，从右键菜单中选择Profile..,把synplify的路径改为 libero安装目录\synplify\bin\synplify.exe

14问：程序只做微小的改动，如何才能最快把程序下载到芯片中
答：布局布线时把下列的选项勾选上，进行增量编译，速度会快很多

15 问：在core8051的实验例程中，已经配置好了硬件，先只修改了单片机部分的程序，要把HEX文件下到FPGA中，请问有什么快速的方法？
   答：默认的情况下core8051软核时,把FPGA ARRAY和flash memory一起下载,速度比较慢，这时候在flashpro切换到“advance display mode”,这时候会出现action选项，在action选项的下拉箭头中选择“Program NVM”,另外在configure Pdb file中选择要下载的hex文件。然后就可以下载了，这样就不会再重新下载FPGA Array.速度会快一些。

16 问：有没有简便的方法不用每次锁引脚时都要一个引脚一个引脚地选择,直接导入文件就行了的.
答：在Designer文件中锁定一次管脚后可以导出管脚锁定信息，以后就直接导入这个文件就可以了，你也可以在这个文件里面直接修改锁定的管脚号。导出引脚锁定文件的方法是点击菜单 File->Export->Constraint File 就可以了，文件是一个后缀为PDC。导入的时候具体步骤：在Designer 布局布线前中点击 File_>import auxiliary file然后选择之前导出的PDC文件就可以了

17  问：如何让一个管脚不上全局网络
  答：可以通过对此I/O加约束来实现，如下，假设不想让CLK网络上全局布线网络：
      input clk /* synthesis syn_noclockbuf=1*/;

18 问：新申请了license，libero其他软件都能用，就是WaveFormer不能存储文件。
解决办法：2009年11月份后申请的license不再支持WaveFormer软件的使用。可采用以下三种方式解决。
   1).在License.dat文件中加入以下代码：（License.dat用记事本或其他编辑器打开，代码位置可放在第一个INCREMENT前面）
         FEATURE wflite syncad 14.15 permanent uncounted 3FD1A546409D \HOSTID=ANY ISSUER="TEAM LINEZER0"
         ISSUED=1-Aug-2008 ck=104
   2).自己写测试文件；
   3).在网络上下载一个WaveFormer的**版，下载链接http://www.3ddown.com/soft/27355.htm。下载完成后，点击Setup.EXE，在生成的文件中点击allproducts.exe；将syncad.lic复制到安装目录下。如：C:\SynaptiCAD\syncad.lic；在Libero软件主界面在WaveFormer图标上鼠标右击，选择Profile，然后点击Add，如下图所示。

此主题相关图片如下1.bmp：

再按照下图进行配置，将**版WaveFormer的安装路径链接上来。

此主题相关图片如下2.bmp：

然后选择OK，选择WFL_0这一项，如下图所示。

此主题相关图片如下3.bmp：

发表于 2011-12-24 21:19

基于Actel FPGA的UART应用 、

UART(Universal Asynchronous Receiver/Transmitter)即通用异步收发传送器，工作于数据链路层，包含了RS-232、RS-422、RS-485串口通信。它具有传输线少、成本低和可靠性高等优点。广泛应用于通信领域、医疗及消费电子领域、汽车电子领域和工业及数据处理领域等。
　　Actel公司免费提供两种形式的UART IP核：CoreUART和CoreUARTapb。CoreUART使用普通的总线形式，用户可以很方便的将它和其它模块进行连接；CoreUARTapb是基于APB总线形式的，它的好处是可以连接到Core8051或者是CortexM1处理器上，方便用户进行SOC设计，本文将主要介绍基于Actel FPGA的　　　　　　　 IP─CoreUARTapb，其内部的设计原理与CoreUART是一样的，区别仅在于接口部分。
CoreUARTapb介绍
(1) UART协议简介
UART协议的工作原理是将传输数据的每个字符按比特位进行传输，之所以称它为异步的，是因为在传输数据时，不需要同时传送时钟。图1给出了它的工作模式。

此主题相关图片如下02.jpg：

　　　　　　图1 UART串行数据传输的格式
其中各位的意义如下：
●  起始位：发出低电平“0”的信号，表示传输字符的开始。
●  数据位：紧接着起始位之后是数据位，数据的个数可以是5、6、7、8等，构成一个字符，通常采用ASCII码，从最低位开始传送。
●  奇偶校验位：根据数据位“1”的个数确定为偶数(偶校验)或奇数(奇校验)，以此位来校验数据的正确性。
●  停止位：它是1位的字符数据结束标志，可以是1位、1.5位、2位的高电平。
●  空闲位：处于逻辑“1”状态，表示当前线路上没有数据传输。
●  波特率：衡量数据传送的速率，表示每秒钟传送二进制的位数。

发表于 2011-12-24 21:21

最近的感悟：FPGA应用的两大方向就是控制类型（协议解析等）和数据处理类型（FFT等）

发表于 2011-12-25 16:54

[Actel FPGA] Actel常见问题以及设计技巧（不断更新中。。。）

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