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quartus 里用verilog编程，'timescale为什么不能使用？

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 楼主| 漫步21世纪 发表于 2012-2-22 16:05 | 显示全部楼层 |阅读模式
Quartus, times, verilog编程, SCALE
如题，如果不能使用，那么怎么设置延时
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wangc111 发表于 2012-2-22 16:54 | 显示全部楼层
等高手解决
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Backkom80 发表于 2012-2-22 20:58 | 显示全部楼层
'timescale，是仿真用的，不能用在RTL级表延时。
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xia_os 发表于 2012-2-24 20:32 | 显示全部楼层
'timescale是仿真用的，在RTL的综合工具里面是被忽略的；
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hustliupeng 发表于 2012-3-10 12:56 | 显示全部楼层
如果要延时的话，可以用计数器。
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GoldSunMonkey 发表于 2012-3-10 20:07 | 显示全部楼层
如果仿真可以使用，如果是综合电路，不可以
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可木 发表于 2012-3-13 23:08 | 显示全部楼层
如果仿真可以使用，如果是综合电路，不可以
GoldSunMonkey 发表于 2012-3-10 20:07

猴哥说的对，timescale只能用于仿真，若程序需要可用计数器
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Backkom80 发表于 2012-3-15 12:50 | 显示全部楼层
嘻嘻，:lol
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