GSM和大家一起学习Verilog HDL

发表于 2012-3-10 19:51

顶猴版！学verilog几个月了，以前上学时接触过一点
xtaylg 发表于 2012-3-10 13:45

我的名声好大啊

发表于 2012-3-10 21:55

可以仿真啊？仿真才好玩。

发表于 2012-3-10 23:46

可以仿真啊？仿真才好玩。
flexman 发表于 2012-3-10 21:55

真正的是调板才好玩

发表于 2012-3-11 10:03

在时钟上升沿，如果复位信号有效，则复位为0,如果复位信号无效，则计数器需要加一。

发表于 2012-3-11 10:58

在时钟上升沿，如果复位信号有效，则复位为0,如果复位信号无效，则计数器需要加一。
huangfeng1007 发表于 2012-3-11 10:03

灌水？

发表于 2012-3-11 14:59

mark

发表于 2012-3-11 17:04

mark
cwfboy 发表于 2012-3-11 14:59

嘿嘿，一起学习啊

发表于 2012-3-11 20:38

猴哥，我来了。

发表于 2012-3-15 10:58

占个位置

发表于 2012-3-17 12:59

跟着猴哥学习,猴哥我们这学期学verilog HDL...以后不懂可以问猴哥了...

发表于 2012-3-17 18:30

顶啊，目前也在学习Verilog

发表于 2012-3-17 20:01

改初值。。。

发表于 2012-3-18 00:03

发表于 2012-3-18 10:04

最大值13的话上升沿的时候小于13就继续计数，已经是13了的话就回到初值重新计数，对吗？

module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0;
else if(out==13) out<=0;
else out<=out+1;
end
endmodule

发表于 2012-3-18 18:05

嗯，我觉得是如此。

发表于 2012-3-29 22:09

完了？

发表于 2012-4-1 11:46

完了？
mydream123 发表于 2012-3-29 22:09

太忙。

发表于 2012-4-16 18:34

顶一个！我也学习学习！！

发表于 2012-4-20 17:04

一起学习哈，支持下猴哥哈

GSM和大家一起学习Verilog HDL

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