本帖最后由 hotcool 于 2022-10-24 18:05 编辑
时钟
时钟在同步系统种是最重要的因素。下面是两个对时钟所提出的要求。
Clock Skew 时钟偏差
时钟偏差，Clock Skew，是指同一个时钟域内的时钟信号到达数字电路各寄存器所用时间的差异。 时钟偏差必须尽可能的小，以满足建立时间和保持时间的要求。减小时钟偏差的办法有路径等长、PLL和附加逻辑扩展保持时间等。
Clock Fidelity 时钟精确度
理想的时钟信号是完美的方波，但是实际的方波是存在一些时钟抖动的。那么什么是时钟抖动呢？ 时钟抖动， Clock Jitter，是相对于理想时钟沿，实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动（时钟脉冲宽度发生暂时变化，也就是 T cycle【时钟周期】或大或小）。同步系统中应尽可能地保证时钟的准确度。
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