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[FPGA] MIG IP核在Vivado中出现错误：[Place 30-575] Sub-optimal placement for a clock-...

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 楼主| AuroraWaltz 发表于 2025-7-27 08:02 | 显示全部楼层 |阅读模式
PLA, ce, ck, FOR, ip核, optimal
在Vivado配置完成引脚后，进行编译的时候，出现了如图1所示的错误，
目前解决的方法是 在输入的时钟到MMCM之间增加一级BUFG作为缓冲，代码如下：
BUFG usr_clk_bufg_inst
(
   .I(sys_clk),         //引脚输入时钟
   .O(usr_clk_bufg) //传入MMCM的时钟
); // 插入 BUFG





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