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[方案相关] 【时钟树】HC32F460 的 PLL 配置与 KEIL 工程中的外设时钟冲突

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感觉很反感mva 发表于 2025-8-25 09:01 | 显示全部楼层 |阅读模式
典型问题：SPI 通信速率异常，因 SPI 时钟PCLK2源于 PLL，若 PLL 未锁定（PLL_STAT 寄存器的 LOCK 位为 0），会导致 SPI 时钟不稳定。
验证流程：在SystemInit()中添加 PLL 锁定等待代码（while((CLK_PLL_GetStatus() & CLK_PLL_STAT_LOCK) == 0);），并通过 KEIL 的 “Peripherals -> CLK” 观察时钟树状态。

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