求大哥们指点下FPGA管脚分配的疑惑

发表于 2012-9-4 00:19

通常，合理的排管脚流程是：

1、在线路图上根据需要，把管脚排好。

2、把引脚信息导到QSF文件里面，在Quartus里面检查有没有错误。

3、PCB Layout，在Layout过程中，根据走线方便，调整管脚。

4、把调整好的管脚信息，导入到Quartus里面，看看有没有报错，不报错就没问题。

5、根据调整好的管脚，Update 线路图。

发表于 2012-9-4 00:23

楼主，看你样子是初学的，提示你一下，不急着发板子。

等VHDL写好了，仿真过了，综合也过了，再最后确定管脚，然后再PCB定稿。

另外，建议用verilog，不要VHDL。

发表于 2012-9-4 09:40

本帖最后由 nongfuxu 于 2012-9-4 09:41 编辑

问：GoldSunMonkey，为什么推荐用xilinx的呢
答：就像用东西，喜欢用更好的一样。

;P

发表于 2012-9-4 10:14

21# sahh

谢谢了。在学习quartus 2的使用中了，我使用altium designer作图的。

现在公司很着急这个项目，估计会先投版然后再去做软件。

发表于 2012-9-4 12:52

FPGA的IO分配有不少讲究：
1，跟时序相关的
2，跟相互间干扰相关的
3，数据IO左右两侧，控制IO上下，这是跟FPGA结构相关的。
等
水不是像表面上那么浅。
IO的学问多呢，驱动能力，阻抗匹配，沿的斜率，电气特性，offset timing

发表于 2012-9-4 20:54

FPGA的IO分配有不少讲究：
1，跟时序相关的
2，跟相互间干扰相关的
3，数据IO左右两侧，控制IO上下，这是跟FPGA结构相关的。
等
水不是像表面上那么浅。
IO的学问多呢，驱动能力，阻抗匹配，沿的斜率，电气特性，off ...
Backkom80 发表于 2012-9-4 12:52

厉害啊。

发表于 2012-9-4 20:58

9# GoldSunMonkey
再问你个问题哦，用altium designer 可以让软件自动调整管脚么？怎么操作啊？
还是只能一个一个的从原理图里面更改，再UPDATA?
阮天宇00 发表于 2012-9-3 15:22

看我找人替你回答的。
http://bbs.21ic.com/icview-372936-1-1.html

发表于 2012-9-6 21:41

求大哥们指点下FPGA管脚分配的疑惑

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