UC2844内部原理分析

登录 · 发表于 2012-9-11 09:14

这是UC2844的内部原理图，对于芯片的1,3脚和电流检测比较器的作用，有些疑问，请大侠帮助解答：
当次级电压升高，经过电阻分压接到431的参考输入，与基准电压2.5V比较，使得431阴阳极间电压降低，光耦二极管电流If变大，光耦集射极动态电阻变小，即集射极电压变小，UC2844的1脚COMP电压变低，3脚Isense取样电压超过门限值，比较器输出高电平，触发RS触发器，经过或非门输出低电平，关断功率管，使得次级电压下降。
不知道上面的分析是否正确？
疑问：
1、1脚COMP降低，3脚Isense的电压就一定大于1脚的电压吗？上面时候才大于1脚的电压？
2、图中的T是时间计数器吗？是保证占空比最大为50%的吗？

发表于 2012-9-11 15:57

这个图不怎么对劲啊，记得EA误差放大器输出端不是有个1mA的恒流源吗

发表于 2012-9-11 19:41

1)峰值电流控制 3脚的电压是脉冲波形,如果控制是正确的,永远不会出现你说的情况.

2)就是一个T触发器功能很强大,据说. 但是肯定不是控制占空小于0.5的

发表于 2012-9-13 10:37

3# Siderlee

UC3842的反馈主要有两种方式，一种是直接将3842的2脚接地，强制3842内部误差放大器输出高电平，利用COMP端输出电流最大1mA的原理，通过光耦直接拉低1脚（COMP）端电平来调整占空比。当输出电压升高的时候，光耦原边的电流增大，光耦副边等效电阻阻值变小，输出电流在该等效电阻上产生的压降减小，从而影响占空比减小，从而降低占空比达到稳压的目的。
问下，1脚COMP是怎样来调占空比的呢？

发表于 2012-9-13 10:38

3# Siderlee
The PWM comparator output is fed into a latch to prevent multiple output pulses from occurring during one
switching cycle. This latch is reset at the end of each switching cycle by the oscillator, before initiating the next
cycle. A toggle flip-flop is also used on certain devices, (UCC38C41, UCC38C44 and UCC38C45), to absolutely
limit the output below 50% duty cycle. On alternating cycles, the toggle flip-flop output directly inhibits the PWM
output at the multi-input logic gate.

发表于 2012-9-15 23:24

3# Siderlee

UC3842的反馈主要有两种方式，一种是直接将3842的2脚接地，强制3842内部误差放大器输出高电平，利用COMP端输出电流最大1mA的原理，通过光耦直接拉低1脚（COMP）端电平来调整占空比。当输出电压升高的 ...
hujinping99 发表于 2012-9-13 10:37

通过与反馈的电流进行比较

峰值电流控制

发表于 2012-9-15 23:26

3# Siderlee
The PWM comparator output is fed into a latch to prevent multiple output pulses from occurring during one
switching cycle. This latch is reset at the end of each switching cycle by the o ...
hujinping99 发表于 2012-9-13 10:38

这个说的是RS触发器

UC2844内部原理分析

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