FIR后仿真出错

登录 · 发表于 2012-9-19 14:57

本帖最后由 ping2010 于 2012-9-19 15:03 编辑

我做的一个模块电路是实现基带信号的滤波处理，即升余弦滤波器。采样matlab设计滤波器系数文件.coe，然后加载到FIR IP 核中，利用modelsim仿真，功能仿真完全正确，可是在后仿真的时候波形有很大的毛刺，拉宽波形可以发现在每一时钟到来后，滤波器输出的各位不是同时更新。这个问题怎么解决呢？另外我调用DDS的IP核的时候，多位宽输出的时候也是出现这个问题,一直折腾两三个星期都没有解决，各位达人帮帮我吧，先谢谢各位了

发表于 2012-9-19 16:01

这个真不知道帮顶

发表于 2012-9-19 22:02

我来了。哈哈

发表于 2012-9-19 22:03

毛刺正常，可以在板卡上验证功能。

发表于 2012-9-19 22:03

板卡中的实际情况就是如此。

发表于 2012-9-19 22:10

5# GoldSunMonkey
要是在末级输出可以想办法，但升余弦滤波器后面还有其他模块，不解决这个问题后级应该会出错吧？我现在还没有做硬件，所以也没有办法看

发表于 2012-9-19 23:11

为什么会出错？

发表于 2012-9-20 09:54

7# GoldSunMonkey
呵呵，或许我是想当然吧，真心谢谢你啊，猴哥，刚来21ic，没想到猴哥是专家啊，真是有眼不识泰山，希望能在这里跟猴哥多学点东西;P

发表于 2012-9-20 12:38

发表于 2012-9-20 12:59

你是有眼不识五指山吧;P
猴哥被压很久了;P 8# ping2010

发表于 2012-9-20 22:26

你是有眼不识五指山吧;P
猴哥被压很久了;P 8# ping2010
forgot 发表于 2012-9-20 12:59

被你？

发表于 2013-1-17 10:44

帮顶，同学习

发表于 2013-1-19 10:15

怎么版主还没解决啊，快点更新啊

发表于 2013-2-25 22:41

板卡做好了，验证了一下，问题还是存在，然后对输出用DFF拍了一下，就没有毛刺了，所以可以看出，即使是调用软件本身自带的IP，布局布线也不能保证总线中每bit都同时到达。教训深刻啊！呵呵

发表于 2013-2-25 22:47

ping2010 发表于 2013-2-25 22:41
板卡做好了，验证了一下，问题还是存在，然后对输出用DFF拍了一下，就没有毛刺了，所以可以看出，即使是调 ...

:L本来就不能保证的。

发表于 2013-2-25 22:50

GoldSunMonkey 发表于 2013-2-25 22:47
本来就不能保证的。

原来如此～

发表于 2015-6-11 09:47

ping2010 发表于 2013-2-25 22:41
板卡做好了，验证了一下，问题还是存在，然后对输出用DFF拍了一下，就没有毛刺了，所以可以看出，即使是调 ...

我也遇到同样问题，抓紧实施你的方法，先感谢了

FIR后仿真出错

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